- EG4系列硬件设计指南
EG4系列硬件设计指南
一.序言
EG4系列FPGA硬件设计涉及多个数据手册和设计指南，为了方便开发人员快速查阅和理解硬件设计要点，本文档整合了安路科技官方发布的相关资料，包括:
- EG4S20/EG4X20数据手册(DS300/DS301)
- EG4D20数据手册(DS302)
- EG4硬件设计指南(UG303)
本文档按照电源设计、IO设计、PCB设计、检查清单等章节组织，涵盖了硬件设计的核心要点，旨在为硬件工程师提供便捷的设计参考。
注意事项:
- EG4系列所有器件均为20K逻辑资源，不存在大中小规模之分
- 器件区别仅在于封装类型、IO数量、BANK数量和是否合封SDRAM
- 不同系列的某些IO特性(如热插拔、5V兼容、ADC支持等)存在差异，设计时需根据具体器件型号核对相应要求
- 涉及封装热参数、退耦电容数量等具体数值时，需根据选择的封装型号查阅对应章节
- EG4系列相比EF3系列，增加了内置ADC、合封SDRAM等新功能，需要特别注意相关引脚的设计要求
二.文档参考
| 文档名称 | 文档编号 | 适用器件 | 说明 |
|---|---|---|---|
| EG4S20 FPGA数据手册 | DS300 | EG4S20 | 通用20K器件电气特性 |
| EG4X20 FPGA数据手册 | DS301 | EG4X20 | 通用20K器件电气特性 |
| EG4A20 FPGA数据手册 | DS301扩展 | EG4A20 | 通用20K器件电气特性 |
| EG4D20 FPGA数据手册 | DS302 | EG4D20 | 合封SDRAM器件特性 |
| EG4硬件设计指南 | U303 | 全系列 | 通用设计指导 |
引脚映射表:
- 根据不同封装型号，对应的引脚映射文件请查阅PINLIST.xlsx
三.EG4系列器件分类
EG4系列FPGA器件根据封装和资源不同分为多个型号，所有器件均为20K逻辑资源，区别仅在于封装类型、IO数量和是否合封SDRAM。
器件系列说明
重要说明：
- EG4系列所有器件均为20K逻辑资源，不存在大中小规模之分
- 器件区别仅在于：
- 封装类型：BG256、NG88、LG144、EG176(QFP)、CG324等
- IO数量：不同封装的可用IO数量不同
- BANK数量：不同封装的BANK数量不同
- 是否合封SDRAM：仅EG4D20系列合封了128Mb DDR SDRAM
EG4S20系列
- 逻辑资源: 19600 LUTs (20K)
- 封装类型: BG256, NG88, CG324
- 主要特性:
- IO Banks数量: 根据封装不同
- 集成12位SAR ADC
- 支持True LVDS接口
- 部分引脚不支持热插拔（ADC与IO复用引脚）
- 需要外部串联电阻兼容5V输入
EG4X20系列
- 逻辑资源: 19600 LUTs (20K)
- 封装类型: BG256, LG144
- 主要特性:
- IO Banks数量: 0-5（根据封装不同）
- 集成12位SAR ADC
- 支持True LVDS接口
- 部分引脚不支持热插拔（ADC与IO复用引脚）
- 需要外部串联电阻兼容5V输入
EG4A20系列
- 逻辑资源: 19600 LUTs (20K)
- 封装类型: BG256, NG88
- 主要特性:
- IO Banks数量: 根据封装不同
- 集成12位SAR ADC
- 支持True LVDS接口
- 部分引脚不支持热插拔（ADC与IO复用引脚）
- 需要外部串联电阻兼容5V输入
EG4D20系列（合封SDRAM）
- 逻辑资源: 19600 LUTs (20K)
- 封装类型: EG176 (QFP)
- 主要特性:
- 合封128Mb DDR SDRAM
- IO Banks数量: 11
- 集成12位SAR ADC
- 支持True LVDS接口
- 部分引脚不支持热插拔（ADC与IO复用引脚）
- 需要外部串联电阻兼容5V输入
- 特殊引脚在配置过程中不受控制（2、8、14、15、16、17脚）
- BANK1、2、5、6内部连在一起，必须使用相同电压（2.375V~2.625V）
- BANK3电压与VCCAUX在内部连在一起，需等于VCCAUX电压
EG4X15/EG4A15系列
- 逻辑资源: 15K LUTs
- 封装类型: BG256
- 主要特性:
- IO Banks数量: 0-27（根据封装不同）
- 集成12位SAR ADC
- 支持True LVDS接口
- 部分引脚不支持热插拔（ADC与IO复用引脚）
- 需要外部串联电阻兼容5V输入
四.EG4系列选型参考
选型建议:
- 逻辑资源需求: EG4系列所有器件均为20K逻辑资源（EG4X15/EG4A15为15K），根据设计需求选择合适型号
- IO数量需求: 根据外设接口数量选择IO充足的封装
- 特殊功能需求:
- 需要高速接口(LVDS等)时，选择支持的IO Bank
- 需要ADC功能时，确认ADC通道数和采样率要求
- 需要大容量存储时，考虑EG4D20EG176合封SDRAM方案
- 需要热插拔功能时，避开ADC复用引脚
- 封装类型: 根据PCB布局和空间限制选择合适的封装
- 成本考虑: 在满足需求的前提下，选择成本最优的方案
快速选型参考表:
| 需求场景 | 推荐封装 | 特点 |
|---|---|---|
| 需要大容量存储 | EG4D20EG176 | 合封128Mb DDR SDRAM |
| 需要更多IO | EG4S20CG324 | 324引脚，IO数量最多 |
| 小尺寸空间受限 | EG4X20LG144 | 144引脚LQFP封装 |
| 成本敏感 | EG4A20NG88 / EG4S20NG88 | 88引脚QFN封装，成本低 |
| 通用设计 | EG4A20BG256 / EG4S20BG256 / EG4X20BG256 | 256引脚BGA，最通用 |
五.电源设计
VCCIO电源设计
VCCIO为IO Bank供电电压，不同Bank可以配置不同的电压等级，以支持不同的IO标准。
电压范围:
| VCCIO标准 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| 3.3V | 3.135 | 3.3 | 3.465 | V |
| 2.5V | 2.375 | 2.5 | 2.625 | V |
| 1.8V | 1.71 | 1.8 | 1.89 | V |
| 1.5V | 1.425 | 1.5 | 1.575 | V |
| 1.2V | 1.14 | 1.2 | 1.26 | V |
设计要点:
- VCCIO1/VCCIO0特殊要求:
- EG4A20BG256: VCCIO1 ≥ 下载器供电电压 (如果使用JTAG下载)
- EG4X20BG256: VCCIO0/VCCIO1 ≥ 下载器供电电压 (如果使用JTAG下载)
- EG4X20LG144: VCCIO2/VCCIO3 ≥ 下载器供电电压 (如果使用JTAG下载)
- 其他VCCIO Bank:
- 最小值 ≥ 1.2V
- 建议所有VCCIO Bank都供电，避免潜在漏电流风险
- 不使用的Bank也应供电，保持IO在已知状态
- LVDS接口要求:
- 使用LVDS的BANK供电电压应≥1.8V
- 推荐使用LVDS18标准，功耗更低
- ADC特殊要求:
- 无论是否使用ADC都要求ADC_VDDA与VCCIO(ADC_VDDD)同电压
- ADC_VREF不得大于ADC_VDDA
- 推荐ADC_VDDA与VCCIO接芯片最高电压
- BANK电压限制(EG4D20EG176):
- BANK1、BANK2、BANK5、BANK6内部连在一起，必须使用相同电压
- 电压范围为2.375V～2.625V
- BANK3的IO电压与VCCAUX在内部连在一起，需要等于VCCAUX电压
VCCAUX电源设计
VCCAUX为芯片辅助电源，给内部逻辑供电，是芯片正常工作的关键电源。
电压范围:
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| VCCAUX | 2.375 | 2.5/3.3 | 3.63 | V |
设计要点:
- 必须供电: VCCAUX是POR上电检测电源，必须连接
- 电压要求: ≥ 2.5V (推荐2.5V或3.3V)
- 接最高电压: VCCAUX应接芯片最高IO电压，以保证兼容性
- 纹波要求: 纹波峰峰值应小于100mV
- 电源引脚数量: 根据具体封装型号，参考对应的PINLIST文档
GND设计
设计要点:
- 接地引脚数量充足: 确保所有GND引脚都良好接地
- 接地完整性: 保证接地网络的低阻抗连接
- 接地回流路径: 为高速信号提供最短的接地回流路径
- EPAD接地: 对于QFP封装的EG4D20，GND_EPAD必须良好接地
电源电压范围要求
基本操作条件:
| Symbol | 参数 | 最小 | 典型 | 最大 | 单位 |
|---|---|---|---|---|---|
| VCCAUX | 辅助电源 | 2.375 | 2.5/3.3 | 3.63 | V |
| VCCIO | I/O供电电压@3.3V | 3.135 | 3.3 | 3.465 | V |
| VCCIO | I/O供电电压@2.5V | 2.375 | 2.5 | 2.625 | V |
| VCCIO | I/O供电电压@1.8V | 1.71 | 1.8 | 1.89 | V |
| VCCIO | I/O供电电压@1.5V | 1.425 | 1.5 | 1.575 | V |
| VCCIO | I/O供电电压@1.2V | 1.14 | 1.2 | 1.26 | V |
| VI | 直流输入电压 | -0.5 | — | 3.6 | V |
| VO | 输出电压 | 0 | — | VCCIO | V |
最大绝对额定值:
| Symbol | 参数 | 最小 | 最大 | 单位 |
|---|---|---|---|---|
| VCCAUX | 辅助电源 | -0.5 | 3.75 | V |
| VCCIO | I/O驱动供电电压 | -0.5 | 3.75 | V |
| VI | 直流输入电压 | -0.5 | 3.75 | V |
| TJ | 结点温度 | -40 | 125 | ℃ |
电源上电时序要求
上电时序:
EG4系列器件无上电时序要求，各电源可以任意顺序上电。
上电复位电压阈值:
| Symbol | 参数 | 最小 | 典型 | 最大 | 单位 |
|---|---|---|---|---|---|
| VCC_PORUP | VCC上电检测阈值 | 0.95 | 1.0 | 1.05 | V |
| VCCAUX_PORUP | VCCAUX上电检测阈值 | 2.0 | 2.1 | 2.2 | V |
| VCC_PORDN | VCC掉电检测阈值 | — | — | 0.9 | V |
| VCCAUX_PORDN | VCCAUX掉电检测阈值 | — | — | 1.9 | V |
| VSRAM_PORDN | SRAM电源掉电检测阈值 | — | — | 0.85 | V |
时序参数:
- TPOR约4ms
- TPROG同TPOR
- TCCLK约6.4us
- 电源缓变率(TRAMP): 0.05 - 100 V/ms
上电过程:
- 电源上电过程中(PhaseRAMP)，所有IO处于三态
- 上电完成后，芯片开始配置
- 配置完成后，进入用户模式
电源退耦电容配置
为确保电源质量，需要为每个电源域放置一定数量和容量的退耦电容。
退耦电容数量表:
| 封装 | VCCINT | VCCAUX | VCCIO* | |||||
|---|---|---|---|---|---|---|---|---|
| 22uF | 4.7uF | 0.47uF | 22uF | 4.7uF | 0.47uF | 4.7uF | 0.1uF | |
| EG4X20BG256 | 1 | 1 | 8 | 1 | 1 | 8 | 1 | 5 |
| EG4A20BG256 | 1 | 1 | 8 | 1 | 1 | 2 | 1 | 3 |
| EG4A20NG88 | 1 | 1 | 3 | 1 | 1 | 1 | 1 | 2 |
| EG4X20LG144 | 1 | 1 | 6 | 1 | 1 | 4 | 1 | 2 |
VCCIO*对应的每个BANK都需要配置表格中对应数量和容量的退耦电容。
电容选型建议:
- 材质选择: 优先选择X7R、X5R材质，具有较好的温度稳定性
- ESR要求: 优先选择ESR小的电容，以优化PDN(电源分配网络)
- 布局要求:
- 小容量电容(0.1uF, 0.47uF)靠近管脚放置
- 大容量电容(4.7uF, 22uF)可排布在BGA外围
- 电解电容建议放在开关电源芯片附近
- BGA芯片下方:
- 尽量保证每个电源pin放置1个去耦电容
- 小容量电容优先
- 过孔设计:
- 0.1uF、0.47uF退耦电容放置于PCB板BGA对应管脚正下方
- 大容量电容可放置在PCB正面距芯片有一定焊接安全距离的地方
- 电源过孔、GND过孔最好开在电容焊盘侧面，保证电容等效回路最小
各封装BANK电压配置
BANK电压范围总览
根据UG303_EG4硬件设计指南，EG4系列FPGA的BANK支持以下电压范围：
| 电压标准 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| 3.3V | 3.135 | 3.3 | 3.465 | V |
| 2.5V | 2.375 | 2.5 | 2.625 | V |
| 1.8V | 1.71 | 1.8 | 1.89 | V |
| 1.5V | 1.425 | 1.5 | 1.575 | V |
| 1.2V | 1.14 | 1.2 | 1.26 | V |
重要说明：
- 器件工作时要求所有I/O的VCCIO必须连接好电源
- VCCIO不用时也要供电
- VCCAUX支持2.5V或3.3V（范围：2.375-3.63V）
- VCCINT固定为1.2V（范围：1.14-1.26V）
各封装BANK电压特殊要求
| 封装型号 | 特殊BANK电压要求 | 说明 |
|---|---|---|
| EG4A20NG88 | VCCIO2、VCCIO3、VCCIO4、VCCIO7 必须使用3.3V | 其他BANK ≥ 1.2V |
| EG4A20BG256 | VCCIO1 ≥ 下载器供电电压（如使用JTAG） | 其他BANK ≥ 1.2V |
| EG4D20EG176 | BANK1、2、5、6内部相连，必须使用相同电压 BANK3电压 = VCCAUX电压 |
电压范围2.375V~2.625V |
| EG4S20NG88 | VCCIO2、VCCIO3、VCCIO4、VCCIO7 必须使用3.3V | 其他BANK ≥ 1.2V |
| EG4S20BG256 | 无特殊要求 | 所有BANK ≥ 1.2V |
| EG4S20CG324 | 无特殊要求 | 所有BANK ≥ 1.2V |
| EG4X20BG256 | VCCIO0、VCCIO1 ≥ 下载器供电电压（如使用JTAG） | VCCIO2 ≥ 1.5V（必须供电） 其他BANK ≥ 1.2V |
| EG4X20LG144 | VCCIO7、VCCIO8 必须使用3.3V VCCIO2、VCCIO3 ≥ 下载器供电电压（如使用JTAG） |
其他BANK ≥ 1.2V |
通用电压要求：
- VCCINT：固定1.2V（范围1.14V~1.26V）
- VCCAUX：≥2.5V，推荐2.5V或3.3V（范围2.375V~3.63V）
- VCCIO：支持3.3V、2.5V、1.8V、1.5V、1.2V
- 所有VCCIO Bank：即使不使用也必须供电
六.IO设计
各封装统一引脚对比表
JTAG接口引脚对比
| 封装型号 | TCK | TDI | TDO | TMS | 特殊说明 |
|---|---|---|---|---|---|
| EG4A20NG88 | 26脚 IO_B3_3,TCK |
25脚 IO_B2_3,TDI |
21脚 IO_L3_2,TDO |
22脚 IO_L4_2,TMS |
VCCIO2/VCCIO3需=3.3V |
| EG4A20BG256 | H3脚 IO_TCK |
H4脚 IO_TDI |
J4脚 IO_TDO |
J5脚 IO_TMS |
- |
| EG4D20EG176 | 47脚 IO_B1_3,JTAG_TCK |
46脚 IO_B1_3,JTAG_TDI |
43脚 IO_L5_2,JTAG_TDO |
44脚 IO_L6_2,JTAG_TMS |
合封SDRAM |
| EG4S20NG88 | 26脚 IO_B3_3,TCK |
25脚 IO_B2_3,TDI |
21脚 IO_L3_2,TDO |
22脚 IO_L4_2,TMS |
VCCIO2/VCCIO3需=3.3V |
| EG4S20BG256 | C14脚 IO_B2_0,TCK |
C12脚 IO_B1_0,TDI |
E14脚 IO_L4_1,TDO |
A15脚 IO_L5_1,TMS |
- |
| EG4S20CG324 | 需查PINLIST | 需查PINLIST | 需查PINLIST | 需查PINLIST | - |
| EG4X20BG256 | C14脚 IO_TCK_0 |
C12脚 IO_TDI_0 |
E14脚 IO_TDO_1 |
A15脚 IO_TMS_1 |
- |
| EG4X20LG144 | 43脚 IO_TCK |
42脚 IO_TDI |
34脚 IO_TDO |
35脚 IO_TMS |
VCCIO3需与下载器电压一致 |
JTAG引脚上下拉要求：
- TCK：4.7K下拉到GND
- TDI、TDO、TMS：4.7K上拉到VCCIO
Flash配置引脚对比
模式选择引脚（M0/M1）
| 封装型号 | M0 | M1 | 模式选择说明 |
|---|---|---|---|
| EG4A20NG88 | 83脚 IO_T4_8,M0 |
84脚 IO_T5_8,M1 |
支持4种模式 |
| EG4A20BG256 | N11脚 IO_M0 |
N11脚 IO_M1 |
支持4种模式 |
| EG4D20EG176 | 169脚 IOT_4_8,M0 |
170脚 IO_T5_8,M1,ADC_CH_0 |
支持4种模式 |
| EG4S20NG88 | 83脚 IO_T4_8,M0 |
84脚 IO_T5_8,M1 |
支持4种模式 |
| EG4S20BG256 | T11脚 IO_T6_2,M0 |
N11脚 IO_T9_2,M1,ADC_CH_0 |
支持4种模式 |
| EG4S20CG324 | 需查PINLIST | 需查PINLIST | 支持4种模式 |
| EG4X20BG256 | T11脚 IO_M0_2 |
N11脚 IO_TE5P_M1_ADC_CH0_2 |
支持4种模式 |
| EG4X20LG144 | 136脚 IO_M0 |
137脚 IO_M1 |
支持4种模式 |
配置模式电平组合（M1 M0）：
0 0：MSPI（主SPI）0 1：SS（从串行）1 0：MP（主并行x8）1 1：SP（从并行x8）
SPI Flash引脚对比
| 封装型号 | CCLK | CSO_B | MOSI/CSI_B | MISO/DIN/D0 | 特殊说明 |
|---|---|---|---|---|---|
| EG4A20NG88 | 82脚 IO_T3_8,CCLK |
69脚 IO_T3_7,CSO_B |
81脚 IO_T2_8,MOSI_CSI_B |
80脚 IO_T1_8,D0_DIN_MISO |
VCCIO2/VCCIO3需=3.3V |
| EG4A20BG256 | H1脚 IO_CCLK |
F16脚 IO_CSO |
C1脚 IO_MOSI |
H2脚 IO_MISO |
- |
| EG4D20EG176 | 168脚 IO_T3_8,CCLK |
140脚 IO_TE3N_7,CSO_B |
166脚 IO_T2_8,MOSI,CSI_B |
165脚 IO_T1_8,D0_DIN_MISO |
合封SDRAM |
| EG4S20NG88 | 82脚 IO_T3_8,CCLK |
69脚 IO_T3_7,CSO_B |
81脚 IO_T2_8,MOSI_CSI_B |
80脚 IO_T1_8,D0_DIN_MISO |
VCCIO2/VCCIO3需=3.3V |
| EG4S20BG256 | R11脚 IO_T7_2,CCLK |
T3脚 IO_T3_2,CSO_B |
T10脚 IO_T5_2,MOSI_CSI_B |
P10脚 IO_T4_2,D0_DIN_MISO |
- |
| EG4S20CG324 | 需查PINLIST | 需查PINLIST | 需查PINLIST | 需查PINLIST | - |
| EG4X20BG256 | R11脚 IO_CCLK_2 |
T3脚 IO_CSO_B_2 |
T10脚 IO_MOSI_CSI_B_2 |
P10脚 IO_D0_DIN_MISO_2 |
- |
| EG4X20LG144 | 135脚 IO_CCLK |
114脚 IO_CSO |
133脚 IO_MOSI |
132脚 IO_MISO |
VCCIO2需与下载器电压一致 |
Flash引脚上下拉要求：
- CCLK：4.7K上拉到VCCIO
- CSO_B、MOSI、MISO/DIN：4.7K上拉到VCCIO
- CSI_B：4.7K上拉到VCCIO（注意：部分器件在JTAG/SS/MSPI模式时不能为上拉状态）
其他配置引脚对比
| 封装型号 | PROGRAM_B | INIT_B/INITN/INITB | DONE | HSWAPEN |
|---|---|---|---|---|
| EG4A20NG88 | 67脚 IO_T1_7,PROGRAM_B |
68脚 IO_T2_7,INIT_N |
8脚 IO_L3_1,DONE |
44脚 IO_B4_4,HSWAPEN |
| EG4A20BG256 | H5脚 IO_PROGRAM |
F4脚 IO_INIT |
H14脚 IO_DONE |
F17脚 IO_HSWAPEN |
| EG4D20EG176 | 134脚 IO_TE1N_7,PROGRAM_B |
139脚 IO_TE3P_7,INITB |
10脚 IO_L3P_1,DONE |
88脚 IO_B4_4,HSWAPEN |
| EG4S20NG88 | 67脚 IO_T1_7,PROGRAM_B |
68脚 IO_T2_7,INIT_N |
8脚 IO_L3_1,DONE |
44脚 IO_B4_4,HSWAPEN |
| EG4S20BG256 | T2脚 IO_T1_2,PROGRAM_B |
R3脚 IO_T2_2,INIT_B |
P13脚 IO_L3P_1,DONE |
C4脚 IO_BE26P_0,HSWAPEN |
| EG4S20CG324 | 需查PINLIST | 需查PINLIST | 需查PINLIST | 需查PINLIST |
| EG4X20BG256 | T2脚 IO_PROGRAM_B_2 |
R3脚 IO_INIT_B_2 |
P13脚 IO_DONE_1 |
C4脚 IO_BE1P_HSWAPEN_0 |
| EG4X20LG144 | 110脚 IO_PROGRAM_B |
113脚 IO_INIT_B |
10脚 IO_DONE |
12脚 IO_HSWAPEN |
配置引脚上下拉要求：
- PROGRAM_B：4.7K上拉到VCCIO
- INIT_B/INITN/INITB：4.7K上拉到VCCIO（开漏输出，必须外部上拉）
- DONE：4.7K上拉到VCCIO（开漏输出，必须外部上拉）
- HSWAPEN：4.7K下拉到GND
指示信号引脚对比
| 封装型号 | DONE | INIT_B/INITN/INITB | PROGRAM_B | HSWAPEN | BUSY（如适用） |
|---|---|---|---|---|---|
| EG4A20NG88 | 8脚 IO_L3_1,DONE |
68脚 IO_T2_7,INIT_N |
67脚 IO_T1_7,PROGRAM_B |
44脚 IO_B4_4,HSWAPEN |
- |
| EG4A20BG256 | H14脚 IO_DONE |
F4脚 IO_INIT |
H5脚 IO_PROGRAM |
F17脚 IO_HSWAPEN |
- |
| EG4D20EG176 | 10脚 IO_L3P_1,DONE |
139脚 IO_TE3P_7,INITB |
134脚 IO_TE1N_7,PROGRAM_B |
88脚 IO_B4_4,HSWAPEN |
- |
| EG4S20NG88 | 8脚 IO_L3_1,DONE |
68脚 IO_T2_7,INIT_N |
67脚 IO_T1_7,PROGRAM_B |
44脚 IO_B4_4,HSWAPEN |
- |
| EG4S20BG256 | P13脚 IO_L3P_1,DONE |
R3脚 IO_T2_2,INIT_B |
T2脚 IO_T1_2,PROGRAM_B |
C4脚 IO_BE26P_0,HSWAPEN |
- |
| EG4S20CG324 | 需查PINLIST | 需查PINLIST | 需查PINLIST | 需查PINLIST | - |
| EG4X20BG256 | P13脚 IO_DONE_1 |
R3脚 IO_INIT_B_2 |
T2脚 IO_PROGRAM_B_2 |
C4脚 IO_BE1P_HSWAPEN_0 |
M14脚 IO_DOUT_BUSY_1 |
| EG4X20LG144 | 10脚 IO_DONE |
113脚 IO_INIT_B |
110脚 IO_PROGRAM_B |
12脚 IO_HSWAPEN |
- |
指示信号功能说明：
- DONE：配置完成指示，高电平表示配置成功
- INIT_B/INITN/INITB：初始化指示，高电平表示FPGA准备好配置
- PROGRAM_B：全局复位，低电平有效，拉低触发重新配置
- HSWAPEN：加载状态控制，低电平有效，控制配置期间未使用IO的状态
- BUSY：忙信号（EG4X20BG256特有）
配置相关IO–JTAG
JTAG接口用于芯片配置、边界扫描和调试。
各封装JTAG引脚定义:
EG4A20NG88封装JTAG引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 21 | IO_L3_2,TDO | 输出 | JTAG数据输出 | 4.7K上拉到VCCIO |
| 22 | IO_L4_2,TMS | 输入 | JTAG模式选择 | 4.7K上拉到VCCIO |
| 25 | IO_B2_3,TDI | 输入 | JTAG数据输入 | 4.7K上拉到VCCIO |
| 26 | IO_B3_3,TCK | 输入 | JTAG时钟 | 4.7K下拉到GND |
EG4D20EG176封装JTAG引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 43 | IO_L5_2,JTAG_TDO | 输出 | JTAG数据输出 | 4.7K上拉到VCCIO |
| 44 | IO_L6_2,JTAG_TMS | 输入 | JTAG模式选择 | 4.7K上拉到VCCIO |
| 46 | IO_B1_3,JTAG_TDI | 输入 | JTAG数据输入 | 4.7K上拉到VCCIO |
| 47 | IO_B1_3,JTAG_TCK | 输入 | JTAG时钟 | 4.7K下拉到GND |
EG4S20BG256封装JTAG引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| A15 | IO_L5_1,TMS | 输入 | JTAG模式选择 | 4.7K上拉到VCCIO |
| C12 | IO_B1_0,TDI | 输入 | JTAG数据输入 | 4.7K上拉到VCCIO |
| C14 | IO_B2_0,TCK | 输入 | JTAG时钟 | 4.7K下拉到GND |
| E14 | IO_L4_1,TDO | 输出 | JTAG数据输出 | 4.7K上拉到VCCIO |
EG4X20BG256封装JTAG引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| A15 | IO_TMS_1 | 输入 | JTAG模式选择 | 4.7K上拉到VCCIO |
| C12 | IO_TDI_0 | 输入 | JTAG数据输入 | 4.7K上拉到VCCIO |
| C14 | IO_TCK_0 | 输入 | JTAG时钟 | 4.7K下拉到GND |
| E14 | IO_TDO_1 | 输出 | JTAG数据输出 | 4.7K上拉到VCCIO |
设计要点:
- 电阻配置:
- TCK通过4.7K欧姆电阻下拉到GND
- TDI、TDO、TMS通过4.7K欧姆电阻上拉到VCCIO
- 在使用JTAG模式时，建议将TDI、TDO、TMS通过电阻上拉到VCCIO
-
电压匹配: JTAG下载时，VCCIO1/VCCIO0需要和下载器供电电压保持一致
- 引脚位置: 具体的JTAG引脚位置请参考对应器件的PINLIST文档
配置相关IO–Flash配置
EG4系列支持多种配置模式，可通过以下引脚进行数据加载。
配置模式:
| 配置模式 | 说明 | 数据位宽 |
|---|---|---|
| SS (Slave Serial) | 从动串行配置 | 1位 |
| SP (Slave Parallel) | 从动并行配置 | 8位 |
| MP (Master Parallel) | 主动并行配置 | 8位 |
| MSPI | 内部SPI Flash配置 | 1/2/4位 |
| JTAG | JTAG配置 | 1位 |
各封装Flash配置引脚定义:
EG4A20NG88封装配置引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 44 | IO_B4_4,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| 67 | IO_T1_7,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| 68 | IO_T2_7,INIT_N | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| 69 | IO_T3_7,CSO_B | 输出 | SPI片选输出 | 4.7K上拉到VCCIO |
| 8 | IO_L3_1,DONE | 输出 | 配置完成指示，开漏输出 | 4.7K上拉到VCCIO |
| 80 | IO_T1_8,D0_DIN_MISO | 双向 | 数据/输入/MISO | 4.7K上拉到VCCIO |
| 81 | IO_T2_8,MOSI_CSI_B | 输入 | SPI片选输入 | 4.7K上拉到VCCIO |
| 82 | IO_T3_8,CCLK | 输入/输出 | 配置时钟 | 4.7K上拉到VCCIO |
| 83 | IO_T4_8,M0 | 输入 | 模式选择引脚0 | 4.7K上拉到VCCIO |
| 84 | IO_T5_8,M1 | 输入 | 模式选择引脚1 | 4.7K上拉到VCCIO |
配置模式电平组合（EG4A20NG88）: | M1（84脚） | M0（83脚） | 模式 | |————|————|——| | 0 | 0 | MSPI（主SPI） | | 0 | 1 | SS（从串行） | | 1 | 0 | MP（主并行x8） | | 1 | 1 | SP（从并行x8） |
EG4D20EG176封装配置引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 10 | IO_L3P_1,DONE | 输出 | 配置完成指示，开漏输出 | 4.7K上拉到VCCIO |
| 88 | IO_B4_4,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| 134 | IO_TE1N_7,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| 139 | IO_TE3P_7,INITB | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| 140 | IO_TE3N_7,CSO_B | 输出 | SPI片选输出 | 4.7K上拉到VCCIO |
| 165 | IO_T1_8,D0_DIN_MISO | 双向 | 数据/输入/MISO | 4.7K上拉到VCCIO |
| 166 | IO_T2_8,MOSI,CSI_B | 输入 | SPI片选输入 | 4.7K上拉到VCCIO |
| 168 | IO_T3_8,CCLK | 输入/输出 | 配置时钟 | 4.7K上拉到VCCIO |
| 169 | IOT_4_8,M0 | 输入 | 模式选择引脚0 | 4.7K上拉到VCCIO |
| 170 | IO_T5_8,M1,ADC_CH_0 | 输入 | 模式选择引脚1 | 4.7K上拉到VCCIO |
配置模式电平组合（EG4D20EG176）: | M1（170脚） | M0（169脚） | 模式 | |————|————|——| | 0 | 0 | MSPI（主SPI） | | 0 | 1 | SS（从串行） | | 1 | 0 | MP（主并行x8） | | 1 | 1 | SP（从并行x8） |
EG4S20BG256封装配置引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| C4 | IO_BE26P_0,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| N11 | IO_T9_2,M1,ADC_CH_0 | 输入 | 模式选择引脚1 | 4.7K上拉到VCCIO |
| P10 | IO_T4_2,D0_DIN_MISO | 双向 | 数据/输入/MISO | 4.7K上拉到VCCIO |
| P13 | IO_L3P_1,DONE | 输出 | 配置完成指示，开漏输出 | 4.7K上拉到VCCIO |
| R11 | IO_T7_2,CCLK | 输入/输出 | 配置时钟 | 4.7K上拉到VCCIO |
| R3 | IO_T2_2,INIT_B | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| T10 | IO_T5_2,MOSI_CSI_B | 输入 | SPI片选输入 | 4.7K上拉到VCCIO |
| T11 | IO_T6_2,M0 | 输入 | 模式选择引脚0 | 4.7K上拉到VCCIO |
| T2 | IO_T1_2,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| T3 | IO_T3_2,CSO_B | 输出 | SPI片选输出 | 4.7K上拉到VCCIO |
配置模式电平组合（EG4S20BG256）: | M1（N11脚） | M0（T11脚） | 模式 | |————|————|——| | 0 | 0 | MSPI（主SPI） | | 0 | 1 | SS（从串行） | | 1 | 0 | MP（主并行x8） | | 1 | 1 | SP（从并行x8） |
EG4X20BG256封装配置引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| C4 | IO_BE1P_HSWAPEN_0 | 输入 | 加载状态控制 | 4.7K下拉到GND |
| M14 | IO_DOUT_BUSY_1 | 输出 | 忙信号 | 4.7K上拉到VCCIO |
| N11 | IO_TE5P_M1_ADC_CH0_2 | 输入 | 模式选择引脚1 | 4.7K上拉到VCCIO |
| P10 | IO_D0_DIN_MISO_2 | 双向 | 数据/输入/MISO | 4.7K上拉到VCCIO |
| P13 | IO_DONE_1 | 输出 | 配置完成指示，开漏输出 | 4.7K上拉到VCCIO |
| R11 | IO_CCLK_2 | 输入/输出 | 配置时钟 | 4.7K上拉到VCCIO |
| R3 | IO_INIT_B_2 | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| T10 | IO_MOSI_CSI_B_2 | 输入 | SPI片选输入 | 4.7K上拉到VCCIO |
| T11 | IO_M0_2 | 输入 | 模式选择引脚0 | 4.7K上拉到VCCIO |
| T2 | IO_PROGRAM_B_2 | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| T3 | IO_CSO_B_2 | 输出 | SPI片选输出 | 4.7K上拉到VCCIO |
配置模式电平组合（EG4X20BG256）: | M1（N11脚） | M0（T11脚） | 模式 | |————|————|——| | 0 | 0 | MSPI（主SPI） | | 0 | 1 | SS（从串行） | | 1 | 0 | MP（主并行x8） | | 1 | 1 | SP（从并行x8） |
设计要点:
-
引脚预留: 根据实际使用的配置模式，预留相应的配置引脚
-
上拉电阻: 所有配置引脚都需要4.7K上拉到VCCIO（HSWAPEN除外，需下拉到GND）
-
配置方式: 配置方式通过软件界面设置，下载位流时自动写入到内置Flash
- 特殊限制:
- EG4A20BG256器件的CSN信号在JTAG加载模式、SS模式和MSPI模式时不能为上拉状态
- EG4X20BG256、EG4A20NG88、EG4X20LG144器件的CSI_B引脚在JTAG加载模式、SS模式和MSPI模式时不能为上拉状态
- 开漏输出: DONE、INIT_B/INITN/INITB为开漏输出，必须外部上拉
配置相关IO–指示信号
配置指示信号用于指示FPGA的配置状态。
各封装配置指示引脚定义:
EG4A20NG88封装指示信号引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 44 | IO_B4_4,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| 67 | IO_T1_7,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| 68 | IO_T2_7,INIT_N | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| 8 | IO_L3_1,DONE | 输出 | 配置完成，开漏输出 | 4.7K上拉到VCCIO |
EG4D20EG176封装指示信号引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| 10 | IO_L3P_1,DONE | 输出 | 配置完成，开漏输出 | 4.7K上拉到VCCIO |
| 88 | IO_B4_4,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| 134 | IO_TE1N_7,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
| 139 | IO_TE3P_7,INITB | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
EG4S20BG256封装指示信号引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| C4 | IO_BE26P_0,HSWAPEN | 输入 | 加载状态控制 | 4.7K下拉到GND |
| P13 | IO_L3P_1,DONE | 输出 | 配置完成，开漏输出 | 4.7K上拉到VCCIO |
| R3 | IO_T2_2,INIT_B | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| T2 | IO_T1_2,PROGRAM_B | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
EG4X20BG256封装指示信号引脚
| 引脚号 | 引脚名称 | 方向 | 功能 | 上下拉标准 |
|---|---|---|---|---|
| C4 | IO_BE1P_HSWAPEN_0 | 输入 | 加载状态控制 | 4.7K下拉到GND |
| M14 | IO_DOUT_BUSY_1 | 输出 | 忙信号 | 4.7K上拉到VCCIO |
| P13 | IO_DONE_1 | 输出 | 配置完成，开漏输出 | 4.7K上拉到VCCIO |
| R3 | IO_INIT_B_2 | 输出 | 初始化指示，开漏输出 | 4.7K上拉到VCCIO |
| T2 | IO_PROGRAM_B_2 | 输入 | 全局复位，低有效 | 4.7K上拉到VCCIO |
设计要点:
-
外部上拉要求: DONE/INIT_B/INITN/INITB是带内部弱上拉的开漏输出，但为避免外部电源不稳造成芯片循环重启，要求通过电阻上拉到VCCIO
- 信号复用: PROGRAM_B、INIT_B、DONE这些配置指示引脚的复用可能会导致重新加载等问题
- 不建议复用为输入管脚
- 可以复用为输出管脚使用
- 配置逻辑:
- PROGRAM_B: 拉低触发FPGA重新配置
- INIT_B/INITN/INITB: 输出高表示FPGA准备好配置，输出低表示配置错误
- DONE: 输出高表示配置成功完成
- HSWAPEN引脚: 加载状态控制引脚，低电平有效，需4.7K下拉到GND
配置IO在上电阶段的状态
FPGA在上电后，配置IO的状态取决于器件类型和配置参数。
非配置相关IO状态:
- 上电完成后，feature寄存器加载前: 非配置相关IO处于三态
- 加载过程中: 普通IO的状态受HSWAPEN控制，可以为弱上拉或者三态
- 进入用户模式后:
- 用户使用的IO脚状态受代码控制
- 未使用的管脚为弱上拉状态
配置相关IO状态:
| Pin | Pre-configuration | Post-configuration | |
|---|---|---|---|
| HSWAPEN=0(enable) | HSWAPEN=1(disable) | ||
| MSEL[2:0]/M[1:0] | Pull-up to Vccio | Pull-up to Vccio | User I/O |
| PROGRAMN/PROGRAM_B | Pull-up to Vccio | Pull-up to Vccio | 软件 ProgPin设置 |
| INITN/INIT_B | Pull-up to Vccio | Pull-up to Vccio | 软件 InitPin设置 / User I/O |
| DONE | Pull-up to Vccio | Pull-up to Vccio | 软件 DonePin设置 |
| CCLK | Pull-up to Vccio | Pull-up to Vccio | 软件 SpiPin设置 |
| CSN/CSI_B | Pull-down to Gnd | Pull-down to Gnd | User I/O / 软件 SpiPin设置 |
| TMS TCK TDO TDI | Pull-up to Vccio | Pull-up to Vccio | 软件 JtagPin设置 |
| D[7:0] | Pull-up to Vccio | Pull-up to Vccio | User I/O |
| CSON/DOUT | Pull-up to Vccio | Pull-up to Vccio | User I/O |
| HSWAPEN | Pull-up to Vccio | Pull-up to Vccio | User I/O |
| Others | Pull-up to Vccio | High-Z | User I/O |
特殊IO状态:
EG4D20EG176器件的以下引脚如果在代码中设置为output或inout类型，在加载时不能一直保持高阻态，会输出高脉冲或者低脉冲信号。如果用户在加载时对引脚状态有要求，需要尽量避开这些引脚，或是通过软件设置进行规避:
- 引脚编号: 2、8、14、15、16、17
单端IO电气特性
直流电气特性:
| Symbol | 参数 | 条件 | 最小 | 典型 | 最大 | 单位 |
|---|---|---|---|---|---|---|
| I_IL, I_IH | 输入漏电电流 | 0 ≤ VI ≤ VCCIO - 0.5V | -15 | — | 15 | uA |
| I_IH | 输入漏电电流 | VCCIO - 0.5V ≤ VI ≤ VIH_MAX | — | — | 150 | uA |
| V_HYST | 施密特触发器输入迟滞电压 | VCCIO = 3.3V | — | 350 | — | mV |
| VCCIO = 2.5V | — | 260 | — | mV | ||
| VCCIO = 1.8V | — | 130 | — | mV | ||
| I_PU | I/O 弱上拉电流 | — | 35 | — | 250 | uA |
| I_PD | I/O 弱下拉电流 | — | 35 | — | 250 | uA |
单端IO电压标准
输出电压标准:
| 标准 | V_IL (V) | V_IH (V) | V_OL 最大 (V) | V_OH 最小 (V) | I_OL (mA) | I_OH (mA) |
|---|---|---|---|---|---|---|
| LVTTL33 | -0.3 | 0.8 | 2.0 | 0.4 | 4 | -4 |
| LVCMOS33 | -0.3 | 0.8 | 2.0 | 0.4 | 8 | -8 |
| 12 | -12 | |||||
| 16 | -16 | |||||
| LVCMOS25 | -0.3 | 0.7 | 1.7 | 0.4 | 4 | -4 |
| 8 | -8 | |||||
| 12 | -12 | |||||
| 16 | -16 | |||||
| LVCMOS18 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | 0.4 | 4 | -4 |
| 8 | -8 | |||||
| 10 | -10 | |||||
| LVCMOS15 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | 0.4 | 4 | -4 |
| 8 | -8 | |||||
| LVCMOS12 | -0.3 | 0.35 × VCCIO | 0.65 × VCCIO | 0.4 | 4 | -4 |
单端IO输入兼容性
输入标准与VCCIO兼容性:
| 输入标准 | VCCIO (典型值) | ||||
|---|---|---|---|---|---|
| 3.3V | 2.5V | 1.8V | 1.5V | 1.2V | |
| LVTTL33 | ✓ | ✓ | ✓ | ✓ | ✓ |
| LVCMOS33 | ✓ | ✓ | ✓ | ✓ | ✓ |
| LVCMOS25 | ✓ | ✓ | ✓ | ✓ | ✓ |
| LVCMOS18 | ✓ | ✓ | ✓ | ✓ | |
| LVCMOS15 | ✓ | ✓ | ✓ | ||
| LVCMOS12 | ✓ | ✓ |
热插拔特性
热插拔规格:
| Symbol | 参数 | 最大 | 单位 |
|---|---|---|---|
| IIOPIN(DC) | DC电流，每个I/O | 1 | mA |
| IIOPIN(AC) | AC电流，每个I/O | 8 | mA |
器件支持情况:
| 器件系列 | 支持情况 | 不支持热插拔的引脚 |
|---|---|---|
| EG4S20 | 部分引脚不支持 | ADC与IO复用的引脚 |
| EG4X20 | 部分引脚不支持 | ADC与IO复用的引脚 |
| EG4A20 | 部分引脚不支持 | ADC与IO复用的引脚 |
| EG4D20 | 部分引脚不支持 | ADC与IO复用的引脚 |
设计要点:
- 信号上升时间: 热插拔信号要求上升时间≥10ns
- 电流限制:
- DC电流: 每个I/O最大1mA
- AC电流: 每个I/O最大8mA
- 引脚选择: 有热插拔需求时，应避开ADC复用的引脚
5V兼容输入设计
设计要点:
- 外部电阻: EG4系列FPGA不能直接接收5V输入，需要外部串联电阻
- 软件配置: 在IO Constraints中打开内部的钳位二极管，即 PCI Clamp = ON
- 电压限制:
- 设计完成后，应确认电路板PAD上的电压不超过3.75V
- 5V信号不能在进入用户模式前接入，否则要外接二极管
输入信号过冲/下冲限制
信号在跳变过程中可能会产生过冲或下冲，为保证10年使用寿命，允许的最大过冲、下冲占比如下:
10年使用寿命下允许的最大过冲、下冲占比:
| VI AC Input Voltage | 占高电平时间的百分比 |
|---|---|
| -0.3V | 100% |
| -0.4V | 100% |
| -0.5V | 86% |
| -0.6V | 49% |
| -0.7V | 28% |
| -0.8V | 16% |
| -0.9V | 9.23% |
| -1.0V | 5.27% |
| -1.1V | 3% |
| VCCIO+0.4 | 100% |
| VCCIO+0.5 | 86% |
| VCCIO+0.6 | 49% |
| VCCIO+0.7 | 28% |
| VCCIO+0.8 | 16% |
| VCCIO+0.9 | 9.23% |
| VCCIO+1.0 | 5.27% |
| VCCIO+1.1 | 3% |
设计要点:
- 信号完整性: 确保信号边沿单调，避免过冲和下冲
- 周期限制: UI的周期(T)不超过20us
- 阻抗匹配: 通过阻抗匹配和端接来减少信号反射
差分IO设计指导
LVDS25/LVDS18接口设计
基本特性:
| 参数 | 描述 | 测试条件 | 最小 | 典型 | 最大 | 单位 |
|---|---|---|---|---|---|---|
| V_IP, V_IN | 输入电平 | VCCIO=2.5V | 0 | — | 2.4 | V |
| VCCIO=1.8V | 0.3 | — | 1.5 | V | ||
| V_ID | 输入差分摆幅 | |V_IP - V_IN|, RT = 100Ω | 150 | 350 | — | mV |
| V_ICM | 输入共模电压 | VCCIO=2.5V | 0.05 | — | 2.35 | V |
| VCCIO=1.8V | 0.6 | 0.9 | 1.4 | V | ||
| RT | 片内端接差分电阻 | — | 80 | 100 | 120 | Ω |
| V_OO | 标准差分输出摆幅 | |V_OP - V_ON|, RT = 100Ω | 150 | 250 | — | mV |
设计要点:
- True LVDS: 只有具有真差分标识的管脚对可以作为真差分对使用，支持True LVDS输出
- Emulated LVDS: True LVDS与Emulated LVDS均可作为LVDS25标准输入
- 最大输入频率: 400 MHz (800 Mbps)
直流耦合电路:
- 接收端PAD上的差分摆幅大于500mV时，只能使用片外100Ω差分匹配电阻
- 如果发送器内部没有100Ω匹配电阻，需要在板子上外接100Ω匹配电阻
交流耦合推荐电路:
- 交流耦合时，若发送器内部没有100Ω匹配电阻，需要在板子上外接100Ω匹配电阻
- 推荐电容值: 0.1μF
True LVDS输出:
- 直接输出LVDS标准电平，无需外部匹配电阻
Emulated LVDS输出:
- 需要外接3R电阻网络对输出电压摆幅进行衰减以满足LVDS标准
- 可以通过改变电阻网络值来降低功耗或改善噪声容限
Emulated LVDS推荐电阻值:
| RS (Ω) | RP (Ω) | LVDSE25 (mV) | LVDSE33 (mV) |
|---|---|---|---|
| 300 | 118 | 195 | 256 |
| 210 | 127 | 270 | 355 |
| 150 | 140 | 365 | 483 |
| 115 | 160 | 460 | 610 |
布线要求:
- 注意差分等长和阻抗匹配
- 差分阻抗推荐为100Ω
LVPECL接口设计
设计要点:
LVPECL接口设计需要特别注意：
- 输入电平转换
- 端接电阻配置
- 共模电压匹配
具体设计请参考LVPECL接口标准设计指南。
时钟IO设计
EG4系列FPGA提供多种时钟资源，包括全局时钟、区域时钟和IO时钟。
时钟资源类型:
- 全局时钟(GCLK): 低歪斜、驱动能力强，适用于关键时钟信号
- 区域时钟(RCLK): 适用于局部区域的时钟信号
- IO时钟(IOCLK): 适用于高速IO接口的时钟
设计要点:
- 时钟引脚选择: 优先使用专门的全局时钟引脚
- 时钟网络约束: 在约束文件中正确指定时钟引脚
- 时钟树约束: 对于高性能设计，需要约束时钟树
ADC引脚设计
EG4系列FPGA集成了12位SAR ADC。
ADC特性:
- 分辨率: 12位
- 采样率: 最高1MSPS
- 输入通道: 8个通道（ADC_CH0 ~ ADC_CH7）
- 输入电压范围: 0 ~ VREF
ADC引脚设计要点:
- 电源设计:
- ADC_VDDA与对应的VCCIO必须同电压
- ADC_VREF不得大于ADC_VDDA
- 推荐ADC_VDDA与VCCIO接芯片最高电压
- 参考电压:
- 使用内部参考电压或外部参考电压
- 外部参考电压需要稳定
- 输入滤波:
- ADC输入需要适当的RC滤波
- 注意采样保持电路的建立时间
- 热插拔限制:
- ADC与IO复用的引脚不支持热插拔
- 有热插拔需求时，应避开这些引脚
七.封装热参数
封装热阻参数
热阻参数表:
| 封装型号 | θJA (℃/W) | θJC (℃/W) | θJB (℃/W) |
|---|---|---|---|
| BG256 | 需查数据手册 | 需查数据手册 | 需查数据手册 |
| NG88 | 需查数据手册 | 需查数据手册 | 需查数据手册 |
| LG144 | 需查数据手册 | 需查数据手册 | 需查数据手册 |
| EG176 | 需查数据手册 | 需查数据手册 | 需查数据手册 |
| CG324 | 需查数据手册 | 需查数据手册 | 需查数据手册 |
热设计要点
- 散热设计: 根据器件功耗和热阻参数，合理设计散热方案
- PCB布局: 考虑散热铜箔和通孔的设计
- 环境温度: 确保工作环境温度在器件规格范围内
- 功耗评估: 准确评估器件功耗，确保结温不超过最大值
八.PCB设计指导
去耦电容布局
布局原则:
- 就近原则: 去耦电容应尽可能靠近对应的电源引脚
- 小电容优先: 小容量电容(0.1uF, 0.47uF)优先靠近引脚
- 大电容外围: 大容量电容(4.7uF, 22uF)可以放在BGA外围
- 回流路径: 保证电容的接地回路最短
电源平面设计
设计要点:
- 完整平面: 尽量使用完整的电源平面
- 多层设计: 推荐使用4层或更多层的PCB
- 平面分割: 避免电源平面过度分割
- 参考平面: 信号走线应紧邻完整的参考平面
走线处理方式
走线原则:
- 差分走线: 差分信号应等长、等距、紧耦合
- 阻抗控制: 高速信号需要控制阻抗
- 最小化过孔: 减少过孔数量，特别是高速信号
- 避免直角: 走线避免90度拐角，推荐45度或圆弧
过孔设计
过孔要点:
- 过孔尺寸: 根据PCB工艺选择合适的过孔尺寸
- 过孔数量: 在保证连接可靠的前提下，最小化过孔数量
- 回流过孔: 去耦电容附近应有充分的接地过孔
- 背钻: 高速PCB可能需要背钻工艺
九.设计检查清单
电源设计检查
- 所有VCCIO Bank都已供电
- VCCINT稳定在1.2V
- VCCAUX稳定在2.5V或3.3V
- 退耦电容数量和容量符合规格
- 电源纹波在允许范围内
- BANK电压配置符合器件要求
IO设计检查
- JTAG引脚上下拉电阻正确连接
- Flash配置引脚上下拉电阻正确连接
- 指示信号引脚正确上拉
- HSWAPEN引脚正确下拉
- IO电压标准选择正确
- 差分信号阻抗匹配正确
- ADC引脚设计符合要求
PCB设计检查
- 去耦电容布局合理
- 电源平面设计完整
- 差分走线等长
- 高速信号阻抗控制
- 接地网络完整
- 过孔数量合理
文档版本: 2026.01.22 参考资料: DS300、DS301、DS302、UG303