SALELF4硬件设计指导
一.序言
EF4系列FPGA硬件设计涉及多个数据手册和设计指南，为了方便开发人员快速查阅和理解硬件设计要点，本文档整合了安路科技官方发布的相关资料，包括：
- EF4L90数据手册(DS1000)
- EF4L90CG324A硬件设计指南(UG1002)
- EF4L90CG324A引脚映射表
本文档按照电源设计、IO设计、PCB设计、检查清单等章节组织，涵盖了硬件设计的核心要点，旨在为硬件工程师提供便捷的设计参考。
注意事项:
- EF4系列器件目前有EF4L90一个型号，采用caBGA324封装
- EF4器件是基于EF3改进设计的第四代产品，针对汽车Grade-2应用优化
- EF4支持车规级可靠性要求，适用于通信、工业控制和服务器市场
- 涉及封装热参数、退耦电容数量等具体数值时，需根据选择的封装型号查阅对应章节
二.文档参考
| 文档名称 |
文档编号 |
适用器件 |
说明 |
| ELF4L90数据手册 |
DS1000_2504.pdf |
EF4L90 |
电气特性及架构说明 |
| EF4L90CG324A硬件设计指南 |
UG1002 |
EF4L90CG324A |
硬件设计指导 |
| EF4L90CG324A引脚映射 |
EF4L90CG324A-PINLIST.xlsx |
EF4L90CG324A |
详细引脚定义 |
三.EF4系列器件分类
EF4系列FPGA器件目前提供以下型号：
EF4L90CG324A
- 器件型号: EF4L90
- 封装类型: caBGA324 (15mm×15mm, 0.8mm pitch)
- 逻辑资源: 9280 LUTs, 9280 DFFs
- 存储资源:
- 分布式RAM: 73Kbits
- 嵌入式RAM: 270Kbits (30个9K ERAM模块)
- DSP资源: 16个DSP模块
- PLL资源: 2个PLL
- Flash: 内置8Mb Flash
- 最大用户IO: 279个 (71对True LVDS + 68对Emulated LVDS)
主要特性:
- 采用55nm低功耗工艺
- 针对车规Grade-2应用优化
- 支持车规级可靠性和性能要求
- 内置Flash，无需外部配置器件
- 支持热插拔功能
- 支持True LVDS输出（BANK0/2）
- 支持LVDS、LVPECL、LVCMOS等多种IO标准
- 每个芯片拥有唯一64位DNA用于安全保护
电源设计
四.VCCIO电源设计
VCCIO为IO Bank供电电压，不同Bank可以配置不同的电压等级，以支持不同的IO标准。
电压范围:
| VCCIO标准 |
最小值 |
典型值 |
最大值 |
单位 |
| 3.3V |
3.135 |
3.3 |
3.465 |
V |
| 2.5V |
2.375 |
2.5 |
2.625 |
V |
| 1.8V |
1.71 |
1.8 |
1.89 |
V |
| 1.5V |
1.425 |
1.5 |
1.575 |
V |
| 1.2V |
1.14 |
1.2 |
1.26 |
V |
设计要点:
- VCCIO Bank分布: EF4L90CG324A包含6个IO Bank（BANK0-5），每个Bank有独立的VCCIO电源
- Bank供电要求: 所有BANK电源域必须供电，不使用的Bank也应供电，保持IO在已知状态
- 电源引脚数量:
- BANK0: 4个VCCIO引脚
- BANK1: 4个VCCIO引脚
- BANK2: 4个VCCIO引脚
- BANK3: 2个VCCIO引脚
- BANK4: 2个VCCIO引脚
- BANK5: 2个VCCIO引脚
- LVDS接口要求: BANK0/2支持True LVDS输出，设计时需注意差分阻抗匹配
- 电压选择: 根据实际使用的IO标准选择合适的VCCIO电压
VCCAUX电源设计
VCCAUX为芯片辅助电源，给内部逻辑供电，是芯片正常工作的关键电源。
电压范围:
| 参数 |
最小值 |
典型值 |
最大值 |
单位 |
| VCCAUX |
2.375 |
2.5 |
3.63 |
V |
设计要点:
- 必须供电: VCCAUX是芯片正常工作的关键电源，必须连接
- 电压要求: 推荐2.5V供电（也支持3.3V）
- 电源引脚数量: EF4L90CG324A有10个VCCAUX引脚
- 接最高电压: VCCAUX应接芯片最高IO电压，以保证兼容性
- 退耦电容: 需要配置充足的退耦电容以保证电源质量
GND设计
设计要点:
- 接地引脚数量: EF4L90CG324A有16个GND引脚（包括2个PLL专用GND）
- 接地完整性: 确保所有GND引脚都良好接地，保证接地网络的低阻抗连接
- 接地回流路径: 为高速信号提供最短的接地回流路径
- PLL专用GND: F6和F13为PLL专用GND引脚，需特别注意接地质量
电源电压范围要求
基本操作条件:
| Symbol |
参数 |
最小 |
典型 |
最大 |
单位 |
| VCCAUX |
辅助电源 |
2.375 |
2.5 |
3.63 |
V |
| VCCIO |
I/O供电电压@3.3V |
3.135 |
3.3 |
3.465 |
V |
| VCCIO |
I/O供电电压@2.5V |
2.375 |
2.5 |
2.625 |
V |
| VCCIO |
I/O供电电压@1.8V |
1.71 |
1.8 |
1.89 |
V |
| VCCIO |
I/O供电电压@1.5V |
1.425 |
1.5 |
1.575 |
V |
| VCCIO |
I/O供电电压@1.2V |
1.14 |
1.2 |
1.26 |
V |
最大绝对额定值:
| Symbol |
参数 |
最小 |
最大 |
单位 |
| VCCAUX |
辅助电源 |
-0.5 |
3.75 |
V |
| VCCIO |
I/O驱动供电电压 |
-0.5 |
3.75 |
V |
| TJ |
结点温度 |
-40 |
125 |
℃ |
电源上电时序要求
EF4系列器件支持灵活的上下电时序，无严格的上电顺序要求。
上电时序:
EF4系列器件无上电时序要求，各电源可以任意顺序上电。
下电时序:
无下电时序要求，但建议外围电路对于下电时IO状态有要求时，考虑VCCAUX不早于VCCIO下电。
电源退耦电容配置
为确保电源质量，需要为每个电源域放置一定数量和容量的退耦电容。
退耦电容数量表 (EF4L90CG324A):
| 封装 |
VCCAUX |
|
VCCIO |
|
| |
4.7uF |
0.47uF |
0.1uF |
4.7uF |
| EF4L90CG324A |
1 |
9 |
18 |
1 |
电容选型建议:
- 材质选择: 优先选择X7R、X5R材质，具有较好的温度稳定性
- ESR要求: 优先选择ESR小的电容，以优化PDN(电源分配网络)
- 布局要求:
- 小容量电容(0.1uF, 0.47uF)靠近管脚放置
- 大容量电容(4.7uF)可排布在BGA外围
- 电解电容建议放在开关电源芯片附近
- BGA芯片下方:
- 尽量保证每个电源pin放置1个去耦电容
- 小容量电容优先
六.IO设计
配置相关IO–JTAG
JTAG接口用于芯片配置、边界扫描和调试。
JTAG引脚定义 (EF4L90CG324A):
| 引脚名称 |
封装位置 |
方向 |
描述 |
上下拉标准 |
| TCK |
C7 |
输入 |
时钟引脚,上升沿有效 |
4.7K上拉到VCCIO |
| TMS |
C8 |
输入 |
状态机控制引脚,高电平有效 |
4.7K上拉到VCCIO |
| TDI |
C6 |
输入 |
数据输入引脚,高电平有效 |
4.7K上拉到VCCIO |
| TDO |
D7 |
输出 |
数据输出引脚,高电平有效 |
悬空或4.7K上拉到VCCIO |
设计要点:
- 电阻配置:
- TCK、TMS、TDI通过4.7K欧姆电阻上拉到VCCIO
- TDO可悬空或通过4.7K欧姆电阻上拉到VCCIO
- IO复用: JTAG引脚可作为普通IO使用时,只能做输出,且必须保留4.7K上拉电阻
- 电压匹配: JTAG下载时,VCCIO需要和下载器供电电压保持一致
配置相关IO–Flash配置
EF4系列支持内置Flash配置，可通过以下引脚进行数据加载。
配置引脚定义 (EF4L90CG324A):
| 引脚名称 |
封装位置 |
方向 |
描述 |
上下拉标准 |
| PROGRAMN |
D12 |
输入 |
全局复位输入,低有效 |
4.7K上拉到VCCIO |
| INITN |
C16 |
输出 |
FPGA准备好配置时输出高,源端开路 |
4.7K上拉到VCCIO |
| DONE |
E14 |
输出 |
配置完成后输出高,源端开路 |
4.7K上拉到VCCIO |
| JTAGEN |
D11 |
输入 |
JTAG使能信号,高电平有效 |
4.7K上拉到VCCIO |
配置模式:
EF4系列支持以下配置模式:
| 配置模式 |
说明 |
数据位宽 |
| SS (Slave Serial) |
从动串行配置 |
1位 |
| SP (Slave Parallel) |
从动并行配置 |
8位 |
| MSPI X1/X2/X4 |
内部SPI Flash配置 |
1/2/4位 |
| JTAG |
JTAG配置 |
1位 |
设计要点:
- 引脚预留: 根据实际使用的配置模式,预留相应的配置引脚
- 上拉电阻: 所有配置引脚都需要4.7K上拉到VCCIO
- JTAG模式: JTAG模式支持内置Flash的刷新与配置回读
- 配置方式: 配置方式通过软件界面设置,下载位流时自动写入到内置Flash
时钟IO设计
EF4系列器件提供丰富的时钟资源，支持高性能时钟设计。
全局时钟输入:
EF4L90提供16路全局时钟资源，分布在器件四周。
全局时钟引脚定义 (部分):
| 引脚名称 |
封装位置 |
说明 |
| IO_L9P_0,GCLKIOL_0 |
A9 |
左侧全局时钟0 |
| IO_L9N_0,GCLKIOL_1 |
B9 |
左侧全局时钟1 |
| IO_L27P_0,GCLKIOL_2 |
E9 |
左侧全局时钟2 |
| IO_L27N_0,GCLKIOL_3 |
D10 |
左侧全局时钟3 |
| IO_TE18P_1,GCLKIOT_0 |
H18 |
上侧全局时钟0 |
| IO_TE18N_1,GCLKIOT_1 |
K15 |
上侧全局时钟1 |
| IO_R15P_2,GCLKIOR_2 |
V10 |
右侧全局时钟2 |
| IO_R15N_2,GCLKIOR_3 |
U11 |
右侧全局时钟3 |
| IO_BE8P_3,GCLKIOB_0 |
P1 |
下侧全局时钟0 |
| IO_BE8N_3,GCLKIOB_1 |
M4 |
下侧全局时钟1 |
时钟IO设计要点:
- 专用时钟引脚: 时钟信号应连接到专用的全局时钟输入引脚(GCLK)
- PLL专用管脚: PLL输入应连接到专用的PLL时钟输入引脚
- 时钟信号质量要求:
- 时钟信号应保持低抖动
- 差分时钟应保持100欧姆阻抗匹配
- 时钟走线应尽可能短且远离噪声源
- 每BANK时钟资源: 每个BANK有2路针对高速I/O接口设计的IOCLK
单端IO设计
EF4系列支持多种单端IO标准。
支持的单端IO标准:
- LVTTL33 (3.3V)
- LVCMOS33 (3.3V)
- LVCMOS25 (2.5V)
- LVCMOS18 (1.8V)
- LVCMOS15 (1.5V)
- LVCMOS12 (1.2V)
- PCI33 (3.3V)
单端IO电气特性:
| 参数 |
最小值 |
最大值 |
单位 |
| 输入低电平(VIL) |
-0.3 |
0.8×VCCIO |
V |
| 输入高电平(VIH) |
2.0 |
VCCIO+0.3 |
V |
| 输出低电平(VOL) |
- |
0.4 |
V |
| 输出高电平(VOH) |
2.4 |
- |
V |
设计要点:
- 电压匹配: 根据外设电压标准选择合适的VCCIO电压
- 输入兼容性: 支持多种电压标准的输入，无需额外电平转换
- 输出驱动: 输出驱动强度可通过软件配置
- 热插拔: EF4系列支持热插拔功能
差分IO设计指导
EF4系列支持高性能差分IO接口。
支持的差分IO标准:
- LVDS (3.3V/2.5V)
- LVPECL (输入)
LVDS接口设计:
- 阻抗要求: 差分对阻抗推荐为100欧姆
- TRUE LVDS: BANK0/2支持True LVDS输出，其他BANK支持Emulated LVDS
- 差分匹配: 差分对内等长建议控制在相关协议规定范围内
- 片内电阻: EF4支持片内100欧姆差分终端电阻
LVPECL接口设计:
- 输入标准: EF4支持LVPECL输入
- 终端设计: 需要注意LVPECL的终端电阻配置
- 参考电压: LVPECL接口需要合适的参考电压
设计要点:
- 差分走线: 差分对应保持平行走线，避免交叉
- 阻抗控制: 严格控制差分阻抗为100欧姆
- 间距控制: 走线间距应满足3W规则，减少串扰
- 层叠设计: 建议差分对在同一层走线，避免换层
SSO同时开关输出限制
EF4系列器件对同时开关输出(SSO)有限制，设计时需注意。
SSO概念:
SSO(Simultaneous Switching Outputs)指同时切换输出的IO数量，过多的IO同时切换会造成电源噪声和地弹，影响信号完整性。
设计要点:
- SSO限制: 根据具体器件型号和封装，查阅数据手册中的SSO限制表
- 缓解措施:
- 分散同时切换的IO
- 使用不同的BANK
- 合理设置输出驱动强度
- 增加电源去耦电容
- 地弹控制: 通过合理的地平面设计和去耦电容控制地弹
七.封装热参数
EF4L90采用caBGA324封装，封装规格为15mm×15mm，0.8mm pitch。
封装热参数:
| 参数 |
典型值 |
单位 |
| 封装尺寸 |
15×15 |
mm |
| 引脚间距 |
0.8 |
mm |
| 结到环境热阻 |
需查阅数据手册 |
℃/W |
| 结到外壳热阻 |
需查阅数据手册 |
℃/W |
热设计要点:
- 工作温度: -40℃ ~ 125℃
- 散热设计: 根据功耗需求设计合理的散热方案
- 热阻管理: 注意封装热阻，合理设计PCB散热
- 功率预算: 根据实际应用评估功率消耗
八.PCB设计指导
去耦电容布局
设计要点:
- BGA下方电容: BGA芯片电源pin下方放置去耦电容，尽量保证每个pin放置1个，小容量的电容靠近管脚放置
- 电容布局顺序:
- 小容量电容(0.1uF)放置在BGA下方最靠近电源pin的位置
- 中容量电容(0.47uF)放置在BGA下方或外围
- 大容量电容(4.7uF)可排布在BGA外围
- 电容连接:
- 电容管脚与电源层之间的过孔数量越多，去耦效果越好
- 尽量减少电容管脚与过孔之间的走线长度
- VIPPO工艺PCB推荐焊盘下打孔
电源平面设计
设计要点:
- 电源走线: PCB走线宽度以及过孔，需要考虑通流能力。对于1oz铜箔，常温应用场景下，按照1mm(40mil)线宽，承载1A电流
- 过孔电流: 过孔孔径与承载电流关系：Imax = D × 0.08 (mA)，其中D为孔径，单位mil
- 电源平面: 电源平面应该从电源芯片位置平铺到负载，中间减少换层
- 平面连续: 避免电源平面的不连续区域，减少阻抗突变
走线处理方式
单端走线:
- 阻抗控制: 单端阻抗推荐为50欧姆
- 走线规则:
- 确保信号到地之间的回路最短
- 走线间距应满足3W规则或大于6倍PCB介质层厚度
- 建议同组信号采用相同结构传输线
- BGA引出: 对于从BGA ball之间单端引出的情况，走线需要尽量短，BGA空间紧张，可以做neck处理
差分走线:
- 阻抗控制: 差分对阻抗推荐为100欧姆
- 等长控制: 差分对内等长建议控制在相关协议规定范围内
- BGA引出: 对于从BGA ball之间差分引出的情况，应当考虑PN skew，合理的引出方式可以在离开BGA区域后就保持PN match
- 避免stub: 差分信号链路的耦合电容端接电阻摆放位置要求不允许走线存在stub，焊盘应当串入走线，避免走线分叉
过孔设计
过孔分类:
- GND过孔: 主要用于BGA区域的过孔，布线层放antipad，不放置焊盘，直接在过孔类型里添加
- 信号类过孔: plane层放置antipad，非引线层也放antipad，只在需要走线的层放焊盘
- 电源类过孔: 用于电源连接，需要考虑通流能力
过孔设计要点:
- 过孔数量: 电容的每个管脚建议放置过孔，尽量避免电容之间共用过孔
- 过孔位置: 合理安排过孔位置，优化去耦效果
- 过孔大小: 根据电流需求选择合适的过孔大小
九.设计检查清单
电源设计检查
IO设计检查
PCB设计检查
十.快速导航
器件信息
技术支持
- 安路科技官网: https://www.anlogic.com
- 技术支持邮箱: support@anlogic.com
版本信息:
| 版本 |
日期 |
说明 |
| 1.0 |
2026.01.20 |
初版，基于EF4L90CG324A创建 |
免责声明:
本文档仅供参考，实际设计时请以安路科技官方发布的最新数据手册和设计指南为准。