DR1系列FPSoC硬件设计指南

DR1系列FPSoC硬件设计指南

一.序言

DR1系列FPSoC硬件设计涉及多个数据手册和设计指南，为了方便开发人员快速查阅和理解硬件设计要点，本文档整合了安路科技官方发布的相关资料，包括：

DR1系列FPSoC数据手册(DS1200_DR1_2506)
DR1系列FPSoC硬件设计指南(UG1207)
DR1系列FPSoC IO用户手册(UG1210)
DR1系列FPSoC封装用户手册(UG1213)
DR1系列FPSoC SSO限制规则说明(TR1201)
DR1 PINLIST引脚映射表

本文档按照电源设计、IO设计、DDR设计、处理器系统IO设计、PCB设计、检查清单等章节组织，涵盖了硬件设计的核心要点，旨在为硬件工程师提供便捷的设计参考。

注意事项:

DR1系列器件根据封装和资源不同，分为多种型号，具体参数需查阅对应器件手册
DR1集成PS域，PS IO和PL IO的供电、约束规则不同，设计时需明确区分
DDR控制器引脚固定分配，换PIN规则参考UG1214
涉及封装热参数、退耦电容数量、SSO限制等具体数值时，需根据选择的封装型号查阅对应章节

二.文档参考

文档名称	文档编号	适用器件	说明
DR1系列FPSoC数据手册	DS1200_DR1_2506.pdf	DR1全系列	器件电气特性、交直流参数
DR1系列FPSoC硬件设计指南	UG1207_v1.1.pdf	DR1全系列	电源设计、DDR设计、PS IO设计
DR1系列FPSoC IO用户手册	UG1210_v1.1.pdf	DR1全系列	IO电气特性、支持的IO标准
DR1系列FPSoC封装用户手册	UG1213_v1.4.pdf	DR1全系列	封装信息、引脚分布、热参数
DR1系列FPSoC SSO限制规则	TR1201_v1.1.pdf	DR1全系列	同时开关输出限制计算方法
DR1系列FPSoC产品说明书	UG1214	DR1全系列	启动模式、DDR换PIN规则

引脚映射表:

根据不同封装型号，对应的引脚映射文件请查阅：

PINLIST.xls - 完整的引脚功能定义
各封装对应的PINDELAY文件（包含封装延时参数，用于时序约束）

三.DR1系列器件分类

DR1系列FPSoC器件按照封装和逻辑资源可分为多个型号，每个型号的I/O BANK分布有所不同。

器件型号说明

DR1系列器件型号命名规则：

DR1M90 / DR1V90：表示90K逻辑资源
- M90：商业级温度范围（0°C ~ +85°C）
- V90：工业级温度范围（-40°C ~ +100°C）
GEG484 / MEG484 / GEG400：封装类型
- GEG484：484球BGA封装，19×19mm
- MEG484：484球BGA封装（支持MIPI DPHY_RX）
- GEG400：400球BGA封装，17×17mm

封装类型

器件型号	封装类型	封装尺寸	球间距	支持特性
DR1M90/DR1V90	GEG484	19×19mm	0.8mm	基础型
DR1M90/DR1V90	MEG484	19×19mm	0.8mm	支持MIPI DPHY_RX
DR1M90/DR1V90	GEG400	17×17mm	0.8mm	小封装

四.DR1系列选型参考

选型建议:

逻辑资源需求：
- 根据设计所需的LUT、触发器、BRAM等资源选择合适的器件
- DR1V90提供90K逻辑单元
IO数量需求：
- 根据外设接口数量选择IO充足的封装
- GEG484封装提供更多IO（约200+ PL IO）
- GEG400封装适合空间受限的应用
特殊功能需求：
- 需要MIPI DPHY_RX接口时，选择MEG484封装
- 需要高精度ADC时，确认对应封装的ADC引脚可用
- 需要高速LVDS接口时，选择支持LVDS的IO Bank
温度等级：
- 商业级应用：M90系列（0°C ~ +85°C）
- 工业级应用：V90系列（-40°C ~ +100°C）
封装类型：
- 根据PCB布局和空间限制选择合适的封装
- 考虑热设计要求，参考封装热阻参数

五.电源设计

VCCINT电源设计

VCCINT为DR1内部逻辑门和触发器供电，是核心逻辑电源。

设计要点:

电压范围: 参考《DS1200_DR1_Datasheet》中规定的VCCINT电压范围
电源选型:
- 应选择输出电流大于器件最大要求电流的DCDC供电
- 原则上DCDC的开关频率越高，需要的功率电感和滤波电容体积就越小
- 根据PCB板级实际情况选择开关频率
退耦电容:
- 参考表5-1 DR1电源板级退耦电容配置表
- GEG484封装：330uF×1 + 100uF×2 + 4.7uF×4 + 0.47uF×8
- GEG400封装：330uF×1 + 100uF×2 + 4.7uF×4 + 0.47uF×8
- MEG484封装：330uF×1 + 100uF×2 + 4.7uF×4 + 0.47uF×8

VCCAUX电源设计

VCCAUX为全局辅助电源，主要用于为DR1系列FPSoC器件的I/O及内部模拟电路模块提供电源。

设计要点:

必须供电: VCCAUX是上电检测电源，必须连接
电压要求: 参考数据手册规定的电压范围
供电方式: 应选择输出电流大于器件最大要求电流的DCDC供电
退耦电容:
- 参考表5-1 DR1电源板级退耦电容配置表
- GEG484封装：47uF×2 + 4.7uF×2 + 0.47uF×2
- GEG400封装：47uF×2 + 4.7uF×2 + 0.47uF×3
- MEG484封装：47uF×2 + 4.7uF×2 + 0.47uF×3

VCCIO电源设计

VCCIO为I/O BANK供电电压，不同Bank可以配置不同的电压等级，以支持不同的I/O标准。

电压范围:

参考《DS1200_DR1_Datasheet》中规定的VCCIO电压范围，一般支持3.3V、2.5V、1.8V、1.5V、1.2V。

设计要点:

BANK独立供电: 每个I/O BANK的VCCIO必须与配置的I/O电平标准匹配
PS IO BANK:
- BANK200: VCC_PSIO0，支持1.8V或2.5V/3.3V模式
- BANK201: VCC_PSIO1，支持1.8V或2.5V/3.3V模式
- BANK202/203: PS DDR专用，电压根据DDR类型（1.5V/1.35V/1.2V）
PL IO BANK:
- BANK0/11/31/32/33: 可独立配置电压
- 使用LVDS时，BANK电压需满足LVDS要求
退耦电容:
- 每个VCCIO BANK都需要配置对应数量和容量的退耦电容
- GEG484/MEG484封装：每个BANK需要47uF×1 + 4.7uF×2 + 0.47uF×4
- GEG400封装：每个BANK需要47uF×1 + 4.7uF×2 + 0.47uF×4

VCCPLL_PS电源设计

VCCPLL_PS为PS侧PLL模块提供电源。

设计要点:

供电方式: VCCPLL_PS可以单独供电也可以和VCCAUX同电源轨供电
与VCCAUX同轨供电时的要求:
- 必须通过120Ω@100MHz的磁珠和容值在10uF以上的电容组成的滤波网络
- 同时需要0.47uF电容必须紧靠VCCPLL引脚放置
- 10uF滤波电容和VCCPLL引脚之间：
  - 使用宽度最低80mil（2mm）长度不超过3000mil（76mm）的铜皮连接
  - 如果没法使用铜皮，必须使用宽度最低20mil（0.5mm）长度不超过2000mil（50.8mm）的走线连接

VCCPLL滤波网络配置示例:

VCCAUX电源 → [120Ω磁珠] → [10uF电容] → [0.47uF电容] → VCCPLL_PS引脚
                                       ↑
                                （紧靠引脚放置）

VCCADC电源设计

DR1系列FPSoc器件的ADC供电包含VCCADC/GNDADC和VREFP/N。其中，VREFP/N在ADC数模转换过程中负责提供差分参考电压。

设计要点:

供电方式:
- VCCADC既能够单独供电，也可与VCCAUX同电源轨供电
- 若采用与VCCAUX同电源轨供电的方式，必须先经由低通滤波网络进行滤波处理后再使用
- 低通滤波器的设计取决于VCCAUX电源域上的纹波幅值与频率
模拟地设计:
- 在数模混合系统中，常见的做法是为模拟电路设计独立的模拟地平面
- 以此隔离模拟地与数字地返回电源的回流路径
- 若设计独立的模拟地平面存在困难，可考虑运用磁珠对VREFN、GNDADC与数字地平面进行隔离
VREFP/N参考电压:
- 如果VREFP/N参考电压由外部专用基准电压芯片提供，那么需尽可能将基准电压芯片放置于靠近VREFP/N引脚处
- 以此降低外部噪声的耦合，并使用基准电压芯片数据表中推荐的退耦电容连接输出端和VREFP/N引脚
- VREFP/N参考电压输入应以紧密耦合的差分对形式，从基准电压芯片布线至DR1器件相应引脚
走线要求:
- VCCADC与GNDADC最佳的走线方式是两者同层走线
- 若无法实现，建议至少采用相邻层走线
- VCCADC与VREFP电源均需配备100nF小容值退耦电容，并紧靠电源引脚放置

VCCDPHY电源设计

MIPI DPHY_RX模块需要独立的VCCDPHY电源。

设计要点:

额定电压: 0.95V±5%
供电要求: 选择性供电，仅在使用MIPI DPHY_RX功能时需要
电源分配: VCCDPHY同时为DPHY0和DPHY1供电
封装支持:
- GEG484封装：不支持MIPI DPHY_RX
- MEG484封装：支持MIPI DPHY_RX
- GEG400封装：不支持MIPI DPHY_RX

GND设计

设计要点:

接地引脚数量充足: 确保所有GND引脚都良好接地
接地完整性: 保证接地网络的低阻抗连接
接地回流路径: 为高速信号提供最短的接地回流路径
模拟地隔离:
- ADC模块使用GNDADC，需要与数字地隔离或通过磁珠连接
- 不使用ADC时，GNDADC也需满足上述接地要求，不允许悬空

电源引脚数量汇总 (以GEG484封装为例):

VCCINT: 16个
VCCAUX: 8个
VCCPLL_PS: 1个
VCCADC: 1个
VCCIO (所有BANK): 约40个
GND: 63个
GNDADC: 1个

电源电压范围要求

基本操作条件:

参考《DS1200_DR1_Datasheet》中规定的各电源域的电压范围、电流要求等参数。

最大绝对额定值:

参考《DS1200_DR1_Datasheet》中规定的最大绝对额定值，超出这些值可能导致器件永久损坏。

电源退耦电容配置

为确保电源质量，需要为每个电源域放置一定数量和容量的退耦电容。

DR1电源板级退耦电容配置表 (表5-1):

封装	VCCINT				VCCAUX			VCCIO*
	330uF	100uF	4.7uF	0.47uF	47uF	4.7uF	0.47uF	47uF	4.7uF	0.47uF
GEG400	1	2	4	8	2	2	2	1	2	4
GEG484	1	2	4	8	2	2	2	1	2	4
MEG484	1	2	4	8	2	2	3	1	2	4

封装	VPHYVCCA			VPHYVCCT			VCCDPHY
	100uF	4.7uF	0.1uF	100uF	4.7uF	0.1uF	100uF	4.7uF	0.47uF
GEG400	-	-	-	-	-	-	-	-	-
GEG484	-	-	-	-	-	-	-	-	-
MEG484	-	-	-	-	-	-	1	1	4

注：

VCCIO*对应的每个BANK都需要配置表格中对应数量和容量的退耦电容
具体的VPHYVCCA、VPHYVCCT、VCCDPHY供电要求根据具体器件型号参考数据手册

电容选型建议:

材质选择: 优先选择X7R、X5R材质，具有较好的温度稳定性
ESR要求: 优先选择ESR小的电容，以优化PDN(电源分配网络)
布局要求:
- 小容量电容(0.1uF, 0.47uF)靠近管脚放置
- 大容量电容(4.7uF)可排布在BGA外围
- 电解电容建议放在开关电源芯片附近
BGA芯片下方:
- 尽量保证每个电源pin放置1个去耦电容
- 小容量电容优先
退耦电容放置原则:
- 0.1uF等小容量退耦电容放置于PCB板BGA对应管脚正下方
- 大容量电容可放置在PCB正面距芯片有一定焊接安全距离的地方
- 电源过孔，GND过孔，最好在电容焊盘侧面，保证电容等效回路最小
- 这样有利于减少板级的分布电感，可优化电源等效阻抗

六.IO设计

DR1系列FPSoC的I/O分为PL域I/O和PS域I/O，两部分的设计规则有所不同。

JTAG接口设计

JTAG接口用于芯片配置、边界扫描和调试。不同封装的JTAG引脚分配如下：

表6-1 不同封装JTAG引脚对照表

信号名称	MEG484	GEG484	GEG400	所在BANK	VCCIO要求
TCK	G11	G11	F9	BANK0	VCCIO_0
TMS	G12	G12	J6	BANK0	VCCIO_0
TDI	H13	H13	G6	BANK0	VCCIO_0
TDO	G14	G14	F6	BANK0	VCCIO_0
JTAGEN	-	-	-	BANK0	VCCIO_0

JTAG引脚设计要求:

引脚名称	方向	描述	上下拉标准
TCK	输入	时钟引脚，上升沿有效	4.7K下拉到GND
TMS	输入	状态机控制引脚，高电平有效	4.7K上拉到VCCIO_0
TDI	输入	数据输入引脚，高电平有效	4.7K上拉到VCCIO_0
TDO	输出	数据输出引脚，高电平有效	4.7K上拉到VCCIO_0
JTAGEN	输入	JTAG使能引脚（可选）	4.7K上拉到VCCIO_0

JTAG设计要点:

电阻配置: 按照上表配置上拉/下拉电阻
电压匹配: JTAG下载时，VCCIO_0需要和下载器供电电压保持一致
信号完整性: JTAG信号应保证良好的信号完整性，避免长距离走线
不可复用: JTAG引脚不建议复用，以免影响配置功能

配置指示信号设计

配置指示信号用于指示FPGA的配置状态。不同封装的配置指示引脚分配如下：

表6-2 不同封装配置指示信号引脚对照表

信号名称	MEG484	GEG484	GEG400	所在BANK	VCCIO要求
PROGRAMN	T11	T11	L6	BANK0	VCCIO_0
INITN	T14	T14	R10	BANK0	VCCIO_0
DONE	T12	T12	R11	BANK0	VCCIO_0
HSWAPEN	K16	K16	-	BANK0	VCCIO_0

配置指示引脚设计要求:

引脚名称	方向	描述	上下拉标准	复用建议
PROGRAMN	输入	全局复位输入，低有效	4.7K上拉到VCCIO_0	不建议复用为输入
INITN	输出	FPGA准备好配置时输出高	4.7K上拉到VCCIO_0	可复用为输出
DONE	输出	配置完成后输出高	4.7K上拉到VCCIO_0	可复用为输出
HSWAPEN	输入	控制PL侧IO配置时状态	建议下拉到GND	建议下拉到GND

配置指示信号设计要点:

外部上拉电阻: DONE/INITN是带内部弱上拉的开漏输出，但为避免外部电源不稳造成芯片循环重启，要求通过外部电阻上拉到VCCIO_0
信号复用: PROGRAMN、INITN、DONE这些配置指示引脚的复用可能会导致重新加载等问题
- 不建议复用为输入管脚
- 可以复用为输出管脚使用
配置逻辑:
- PROGRAMN: 拉低触发FPGA重新配置
- INITN: 输出高表示FPGA准备好配置，输出低表示配置错误
- DONE: 输出高表示配置成功完成
HSWAPEN配置:
- HSWAPEN=0: 用户I/O在配置过程中为弱上拉状态
- HSWAPEN=1: 用户I/O在配置过程中为高阻态
- 一般建议下拉到GND，使能弱上拉，避免配置过程中I/O悬空

Flash配置接口设计

DR1系列FPSoC支持多种Flash配置模式，包括SPI Flash、QSPI Flash等。不同封装的Flash配置引脚分配如下：

表6-3 SPI Flash配置引脚对照表

信号名称	MEG484	GEG484	GEG400	所在BANK	VCCIO要求
FLASH_CSN	-	-	-	BANK0	VCCIO_0
FLASH_MOSI	-	-	-	BANK0	VCCIO_0
FLASH_MISO	-	-	-	BANK0	VCCIO_0
FLASH_CLK	-	-	-	BANK0	VCCIO_0

注: SPI Flash引脚在不同封装中的位置请参考PINLIST.xls，一般位于BANK0。

表6-4 高速QSPI Flash配置引脚对照表

信号名称	MEG484	GEG484	GEG400	所在BANK	VCCIO要求
PS_IO[11]	D6	D6	-	BANK200	VCC_PSIO0
PS_IO[10]	E9	E9	-	BANK200	VCC_PSIO0
PS_IO[9]	A7	A7	-	BANK200	VCC_PSIO0
PS_IO[8]	E10	E10	-	BANK200	VCC_PSIO0
PS_IO[7]	A8	A8	-	BANK201	VCC_PSIO1
PS_IO[6]	F11	F11	-	BANK201	VCC_PSIO1
PS_IO[5]	A14	A14	-	BANK201	VCC_PSIO1
PS_IO[4]	E11	E11	-	BANK201	VCC_PSIO1
PS_IO[3]	B7	B7	-	BANK201	VCC_PSIO1
PS_IO[2]	F12	F12	-	BANK201	VCC_PSIO1
PS_IO[1]	A13	A13	-	BANK201	VCC_PSIO1
PS_IO[0]	D7	D7	-	BANK201	VCC_PSIO1

Flash配置引脚设计要求:

引脚名称	方向	描述	上下拉标准	备注
FLASH_CSN	输出	SPI Flash片选	4.7K上拉到VCCIO_0	SPI/QSPI模式
FLASH_MOSI	输出	SPI Flash数据输出	4.7K上拉到VCCIO_0	SPI模式
FLASH_MISO	输入	SPI Flash数据输入	4.7K上拉到VCCIO_0	SPI模式
FLASH_CLK	输出	SPI Flash时钟	-	SPI/QSPI模式
PS_IO[11:0]	双向	高速QSPI数据线	4.7K上拉到VCC_PSIO	PS IO，QSPI模式

Flash配置设计要点:

配置模式选择: 通过M[2:0]引脚选择配置模式（详见UG1214）
SPI Flash模式:
- 使用FLASH_CSN、FLASH_MOSI、FLASH_MISO、FLASH_CLK四线接口
- 支持标准SPI和Dual SPI模式
- 时钟频率最高可达100MHz
高速QSPI模式:
- 使用PS_IO[11:0]作为数据线
- 支持四线并行传输，配置速度更快
- 注意PS IO BANK电压模式配置
上拉电阻: 所有Flash相关引脚建议配置4.7K上拉电阻
信号完整性: Flash接口建议在时钟线上串联22~33Ω电阻，改善信号质量
时序要求: 注意满足Flash芯片的建立时间和保持时间要求

配置IO在上电阶段的状态

FPGA在上电后，配置IO的状态取决于配置参数。

PL侧IO在上电阶段的状态:

上电完成后: 非配置相关IO的状态受HSWAPEN控制
- HSWAPEN=0: 弱上拉状态
- HSWAPEN=1: 高阻态
配置完成后:
- 用户使用的IO脚状态受代码控制
- 未使用的管脚为弱上拉状态（取决于软件配置）

配置相关IO状态:

Pin	配置成功前 HSWAPEN=0	配置成功前 HSWAPEN=1	配置成功后
PROGRAMN	Pull-up to VCCIO_0	Pull-up to VCCIO_0	用户控制
INITN	Pull-up to VCCIO_0	Pull-up to VCCIO_0	用户控制
DONE	Pull-up to VCCIO_0	Pull-up to VCCIO_0	用户控制
TMS/TCK/TDO/TDI	Pull-up to VCCIO_0	Pull-up to VCCIO_0	用户控制
FLASH接口	Pull-up to VCCIO_0	High-Z	用户控制

单端IO电气特性

DR1系列FPSoC的单端IO支持多种电气标准，具体参数参考《DS1200_DR1_Datasheet》交直流特性章节。

主要特性:

输入漏电电流: 输入漏电电流范围
施密特触发器迟滞电压: 不同VCCIO电压下的迟滞电压
IO弱上拉/下拉电流: 弱上拉和弱下拉电流范围
总线保持功能: 支持总线保持功能

单端IO电压标准

支持的电压标准:

PL IO支持:

LVTTL33 (3.3V)
LVCMOS33, LVCMOS25, LVCMOS18, LVCMOS15, LVCMOS12
HSTL18_I (用于DDR接口)

PS IO支持:

LVCMOS33, LVCMOS25, LVCMOS18

设计要点:

VCCIO匹配: VCCIO电压必须与所选IO标准匹配
驱动能力: 支持4mA, 8mA, 12mA, 16mA (PL)，4mA-20mA (PS)
压摆率: 支持Fast, Medium, Slow三种压摆率设置

单端IO输入兼容性

输入标准与VCCIO兼容性:

输入标准	VCCIO=3.3V	VCCIO=2.5V	VCCIO=1.8V	VCCIO=1.5V	VCCIO=1.2V
LVTTL33	✓	✓	✓	✓	✓
LVCMOS33	✓	✓	✓	✓	✓
LVCMOS25	✓	✓	✓	✓	✓
LVCMOS18		✓	✓	✓	✓
LVCMOS15			✓	✓	✓
LVCMOS12				✓	✓

说明:

驱动能力限制：VCCIO电压低于IO标准要求的电压时，驱动能力可能不足
输入电平判决需遵守数据手册中关于I/O直流电学特性描述

热插拔特性

DR1系列FPSoC支持热插拔功能（Hot Socket）。

热插拔规格:

Symbol	参数	最大	单位
IIOPIN(DC)	DC电流,每个I/O	1	mA
IIOPIN(AC)	AC电流,每个I/O	8	mA

设计要点:

信号上升时间: 热插拔信号要求上升时间≥10ns
电流限制:
- DC电流: 每个I/O最大1mA
- AC电流: 每个I/O最大8mA
适用范围: PL IO支持热插拔功能

输入信号过冲/下冲限制

信号在跳变过程中可能会产生过冲或下冲，为保证10年使用寿命，需控制过冲和下冲的范围。

设计要点:

信号完整性: 确保信号边沿单调，避免过冲和下冲
周期限制: UI的周期(T)需满足数据手册要求
阻抗匹配: 通过阻抗匹配和端接来减少信号反射

具体限制参数参考《DS1200_DR1_Datasheet》中的相关章节。

差分IO设计指导

DR1系列FPSoC支持多种差分IO标准，主要用于高速接口设计。

LVDS接口设计

基本特性:

参数	描述	测试条件
输入差分摆幅	150mV ~ 800mV	RT = 100Ω
共模电压	0.3V ~ 1.5V (LVDS18)
片内端接差分电阻	80Ω ~ 125Ω	可选使能

设计要点:

LVDS25: 当选择LVDS25 I/O标准时，要求VCCIO的电压为2.5V
LVDS18: 当选择LVDS18 I/O标准时，要求VCCIO的电压为1.8V
True LVDS输出: DR1作为LVDS发送端时，True LVDS直接输出LVDS电平标准，无需外部匹配电阻
LVDS输入:
- 当接收端信号幅值大于400mV时，必须采用片外100Ω电阻，同时关闭片内100Ω端接电阻
- 当差分输入摆幅大于500mV时，只能使用外接100Ω差分电阻
- 最后必须检查I/O口的共模电压范围是否满足DS1200中定义的要求
- 如果共模电压范围不能满足则不能使用直流耦合而需使用交流耦合
交流耦合电路:
- 交流耦合时，若发送器内部没有100Ω匹配电阻，需要在板子上外接100Ω匹配电阻
- 推荐电容值: 0.01uF～0.1uF之间选取

LVDS接收直流耦合电路（内部端接）:

外部LVDS信号 → DR1 LVDS输入引脚
                   ↑
            使能内部100Ω端接

LVDS接收交流耦合电路（LVDS25）:

外部LVDS信号 → [0.1uF电容] → RP/RS电阻网络 → DR1 LVDS输入引脚
                                                    ↑
                                    使能内部100Ω端接或外接100Ω

LVDS接收交流耦合电路（LVDS18）:

外部LVDS25信号 → [0.1uF电容] → RP/RS电阻网络 → DR1 LVDS18输入引脚
                                                     ↑
                                    使能内部100Ω端接或外接100Ω

布线要求:

差分等长
阻抗匹配: 差分阻抗100Ω
参考平面完整

LVPECL接口设计

DR1系列FPSoC只支持LVPECL_E输出，不支持真正的LVPECL输出。

LVPECL_E输出设计:

电阻网络: 需要外接3R电阻网络对输出电压摆幅进行衰减以满足差分标准
推荐电阻值:

RS (Ω)	RP (Ω)	信号幅值（mv）	Vop-Von
93	196	800
115	160	650

注: 数据基于驱动能力设定为LVCMOS33 16mA，接收器带100Ω外接端接电阻，并且内阻为R=10Ω。

LVPECL_E输出3R电阻网络电路:

DR1 LVPECL_E输出P ──[RS]──┬──[RP]── GND
                           │
                          差分输出
                           │
DR1 LVPECL_E输出N ──[RS]──┴──[RP]── GND

Emulated LVDS输出设计

DR1系列FPSoC支持Emulated LVDS输出，通过LVCMOS I/O搭配板级电阻网络实现。

设计要点:

电阻网络: 需要外接3R电阻网络对输出电压摆幅进行衰减以满足LVDS标准
推荐电阻值:

RS (Ω)	RP (Ω)	LVDS25_E (mV)	LVDS33_E (mV)
300	118	195	256
210	127	270	355
150	140	365	483
115	160	460	610

注: 数据基于驱动能力设定为8mA，接收器的100欧端接电阻可以是片上电阻也可以是片外电阻，当接收端信号幅值大于400mv时必须采用片外电阻。此时内阻R为20Ω。

Emulated LVDS输出3R电阻网络电路:

DR1 LVCMOS输出P ──[RS]──┬──[RP]── GND
                        │
                       差分输出
                        │
DR1 LVCMOS输出N ──[RS]──┴──[RP]── GND

时钟IO设计

DR1系列FPSoC提供全局时钟资源和PLL专用时钟资源。

全局时钟输入

基本特性:

全局时钟网络: GCLKIO为全局时钟引脚，可直接上全局时钟网络
差分时钟: 差分信号如需上全局时钟网络，要求p/n端都接上，并在软件物理约束中设置为LVDS25/LVDS33

设计要点:

优先使用: 建议走全局时钟专用管脚(GCLKIO)，以获得最佳时钟性能
时钟网络: 全局时钟资源包含专用的时钟输入、缓冲器和布线网络，提供低延迟、低偏斜、互联的全局时钟网络

PLL专用管脚

DR1系列FPSoC提供PLL专用时钟管脚。

设计要点:

PLL输入: PLL参考时钟输入
PLL输出: PLL输出时钟
反馈时钟: PLL反馈时钟输入

时钟信号质量要求

设计要点:

信号质量:
- 加载相关的时钟信号（包括JTAG加载的TCK等）
- 要求这些信号边沿单调无回沟
- 建议在时钟源端串接一个电阻，用于调整阻抗匹配，提高信号质量
时钟源: 选择高质量的时钟源，避免时钟抖动和噪声
阻抗匹配: 时钟走线应做好阻抗匹配，减少反射

SSO同时开关输出限制

受封装寄生等因素影响，当使用大电流驱动能力、快速压摆率时，指定的封装只允许有限数目的输出同时翻转。SSO是造成地线反弹和交调干扰的根源，每个Bank的SSO个数不允许超过最多数量的限制。

SSO计算方法:

步骤1：确定BANK的VCCIO/GND对数量

步骤2：根据IO电平标准、驱动能力、Slew Rate查找SSO Limit per VCCIO/GND Pair

步骤3：计算实际使用的IO数量和权重

步骤4：确保总权重不超过VCCIO/GND对数量

SSO权重计算:

每对VCCIO/GND支持的特定驱动能力和压摆率的数量的倒数定义为权重。

计算公式:

总权重 = Σ(单个IO权重 × 使用数量)

如果总权重 < VCCIO/GND对数量，则符合SSO要求。

DR1器件PL I/O BANK中VCCIO/GND数量 (表6-5):

Device	Description	Bank 11	Bank 31	Bank 32	Bank 33
DR1M90GEG484/DR1V90GEG484	PL I/O	50	50	50	50
	VCCIO/GND Pairs	7	6	6	7
	Max I/O per Pair	7.1	8.3	7.1	7.1
DR1M90MEG484/DR1V90MEG484	PL IOs	50	24	50	50
	VCCIO/GND Pairs	7	3	6	7
	Max I/O per Pair	7.1	8	8.3	7.1
DR1M90GEG400/DR1V90GEG400	PL I/O	25	-	50	50
	VCCIO/GND Pairs	4	-	6	6
	Max I/O per Pair	6.3	-	7.1	7.1

DR1器件PS I/O BANK中VCCIO/GND数量 (表6-6):

Device	Description	Bank 200	Bank 201
DR1M90GEG484/DR1V90GEG484 DR1M90GEG400/DR1V90GEG400 DR1M90MEG484/DR1V90MEG484	PS I/O	16	38
	VCCIO/GND Pairs	2	4
	Max I/O per Pair	8	9.5

SSO limit per VCCIO/GND pair (VCCIO=3.3V) (表6-7):

VCCIO	I/O Standard	Drive Strength(mA)	Slew Rate	SSO Limit per VCCIO/GND Pair
3.3V	LVCMOS33	4	Fast	12
			Med	12
			Slow	12
		8	Fast	12
			Med	12
			Slow	12
		12	Fast	5
			Med	5
			Slow	5
		16	Fast	4
			Med	4
			Slow	4

SSO limit per VCCIO/GND pair (VCCIO=2.5V) (表6-8):

VCCIO	I/O Standard	Drive Strength(mA)	Slew Rate	SSO Limit per VCCIO/GND Pair
2.5V	LVCMOS25	4	Fast	12
			Med	12
			Slow	12
		8	Fast	12
			Med	12
			Slow	12
		12	Fast	6
			Med	6
			Slow	6
		16	Fast	5
			Med	5
			Slow	5

SSO limit per VCCIO/GND pair (VCCIO=1.8V) (表6-9):

VCCIO	I/O Standard	Drive Strength(mA)	Slew Rate	SSO Limit per VCCIO/GND Pair
1.8V	LVCMOS18	4	Fast	12
			Med	12
			Slow	12
		8	Fast	12
			Med	12
			Slow	12
		12	Fast	6
			Med	6
			Slow	6
		16	Fast	5
			Med	5
			Slow	5

SSO limit per VCCIO/GND pair (VCCIO=1.5V) (表6-10):

VCCIO	I/O Standard	Drive Strength(mA)	Slew Rate	SSO Limit per VCCIO/GND Pair
1.5V	LVCMOS15	4	Fast	12
			Med	12
			Slow	12
		8	Fast	12
			Med	12
			Slow	12
		12	Fast	6
			Med	6
			Slow	6
		16	Fast	5
			Med	5
			Slow	5

计算示例:

以DR1M90GEG484器件的BANK11为例，介绍电平标准为LVCMOS33时的评估方法。其中IOB: 4mA Med使用12个，IOB 8mA Med使用12个，IOB 12mA Fast使用10个，IOB 16mA Fast使用8个。

DR1M90GEG484器件 BANK11：LVCMOS33 (表6-11):

VCCIO	I/O Standard	Drive Strength(mA)	Slew Rate	SSO Limit	权重	使用数量	小计
3.3V	LVCMOS33	4	Med	12	1/12	12	1
		8	Med	12	1/12	12	1
		12	Fast	5	1/5	10	2
		16	Fast	4	1/4	8	2
合计						42	6

计算总权重值如下:

(1/12)×12 + (1/12)×12 + (1/5)×10 + (1/4)×8 = 1 + 1 + 2 + 2 = 6

6 < 7（7为DR1M90GEG484器件Bank11中VCCIO/GND的总数量），说明该组合情况符合SSO要求。

SSO缓解措施:

BANK电源隔离: 通过良好的PCB设计降低SSO带来的电源噪声
退耦电容: 电源IO配置退耦电容等方法可以降低SSO带来的电源噪声
敏感信号保护: PROGRAMN等噪声干扰敏感信号加上拉保护
逻辑设计优化:
- 在芯片启动瞬间延缓同步输出IO数量
- 启动后延迟几个时钟周期后再打开IO输出
- 有助于降低启动瞬间SSO风险
输出分散: 输出IO选择时请尽量把大驱动能力的输出在同一个Bank中分散排布

Processor System(PS) IO设计

DR1系列FPSoC集成ARM Cortex-M3处理器系统，提供PS IO用于外设连接。

PS IO BANK供电配置

PS IO BANK的供电可分为低电压（1.8V）和高电压（2.5V-3.3V）两种模式。在上电前，PS IO BANK必须配置为正确的电压模式，否则将可能会出现不可预知的行为和损坏。

PS IO BANK的电压模式设置 (表6-12):

IO BANK	IO供电名称	控制引脚	低电压模式（1.8V）	高电压模式（2.5V/3.3V）
PS BANK0	VCC_PSIO0	PS_IO[7]	通过10KΩ电阻上拉到VCC_PSIO0	通过10KΩ电阻下拉到地
PS BANK1	VCC_PSIO1	PS_IO[8]	通过10KΩ电阻上拉到VCC_PSIO1	通过10KΩ电阻下拉到地

不同封装PS IO电压控制引脚对照表:

信号名称	MEG484	GEG484	GEG400	所在BANK
PS_IO[7]	A8	A8	-	BANK201
PS_IO[8]	E10	E10	-	BANK200

设计要点:

PS IO[7]和PS IO[8]同时复用为高速QSPI/NAND/SRAM接口，因此必须小心处理信号完整性问题
为了避免信号完整性问题，其上拉和下拉的STUB长度需小于10mm

PS时钟和复位

处理器时钟（PS_CLK）:

向PS_CLK提供的时钟信号必须为单端的LVCMOS电平信号，且电平域须和PS BANK0保持一致，时钟推荐频率为33.33333MHz和50MHz。

不同封装PS时钟引脚对照表:

信号名称	MEG484	GEG484	GEG400	所在BANK	VCCIO要求
PS_CLK	F7	F7	-	BANK200	VCC_PSIO0

上电复位（PS_POR_N）:

PS_POR_N引脚必须为高电平整个FPSoC才能正常工作。如果PS_POR_N引脚不使用，必须将其上拉至VCC_PSIO0。

外部软件复位（PS_SRST_N）:

PS_SRST_N引脚必须为高电平才能开始引导过程。如果PS_SRST_N引脚不使用，必须将其上拉至VCC_PSIO1。

PS接口信号硬件设计规范

CAN总线:

如果CAN PHY为5.0V电平域，则系统中必须使用相应的电平转换芯片用于PSIO和CAN PHY连接。CAN总线应保持差分走线，差分阻抗按照CAN总线线材的特征阻抗进行控制，一般为120Ω。避免其他的信号线与CAN总线平行布线，以减少耦合干扰。如果CAN总线链路中有ESD保护器件，则这些保护器件应该尽可能的靠近数据路径，以免增加环路面积。

ETH PHY相关信号:

根据外部ETH PHY支持的RGMII规格，TX/RX的时钟可能需要在PCB上相对于各自的数据和控制线做延迟操作。RGMII走线单端阻抗为50Ω，走线长度应小于5inches，DATA信号相较于CLK信号的等长控制小于120mil。MDIO信号需要通过上拉电阻到PSIO电源域。

IIC总线:

IIC总线的SDA和SCL数据线远端需要4.7KΩ上拉电阻，且电阻放置位置要最大程度的远离DR1器件。IIC信号线的阻抗控制在单端50Ω，为了保证IIC通信的稳定效果，应将IIC主设备与从设备的距离尽量缩短。

SDIO相关信号:

在CLK链路靠近PSIO引脚位置可以放置一颗0Ω的串阻，0Ω的电阻可以根据仿真结果改变成不同的阻值，这样做有助于调节链路的信号完整性。SD_DAT[3:0]，SD_CMD和SD_CLK之间的延时偏差应该在50-200ps。SDIO的信号走线阻抗控制在单端50Ω，走线长度小于4inches。

USB ULPI相关信号:

为满足60MHz的操作频率要求，信号线上的器件封装和PCB延时应该保持在2.0ns以内或者尽量短。DATA[7:0]，DIR，NXT和STP的走线和封装时延时延偏差应小于±100ps。为了实现更好的性能表现，建议USB PHY和DR1系列器件在PCB板级的放置间隔尽量靠近，间隔距离建议不超过30mm。

QSPI相关信号:

建议根据建立和保持时间对Clock，Data和SS走线长度进行调整。QSPI[3:0]，QSPI_SS相较于QSPI_SCLK的封装和PCB走线时延偏差应该小于±50ps。为更好的减小不同建立和保持时间带来的影响，可以将Clock和Data走线长度保持相等。

七.DDR3/DDR4硬件设计规范

DR1系列FPSoC集成PS侧DDR控制器，支持DDR3、DDR3L、DDR4接口。

DDR3硬件设计

DR1 DDR3硬件设计流程:

原理设计阶段：电源设计、IO分配、原理图绘制
LAYOUT设计阶段：布局、走线、阻抗控制、等长约束

DR1 DDR3电源要求:

DDR3/DDR3L推荐运行条件:

DDR3/3L	VCCIO电源要求	VREF电源要求
DDR3	1.5V±5%	0.5VCCIO±1%
DDR3L	1.35V±5%	0.5VCCIO±1%

设计注意: DDR BANK的分布参考器件手册《DS1200_DR1_Datasheet》。DDR3/DDR3L支持外部VREF和内部VREF，FPSoC默认使用内部VREF。当内部VREF使能时，VREF对应管脚推荐通过1KΩ电阻连接到GND或悬空处理。

表7-1 不同封装DDR3时钟引脚对照表

信号名称	MEG484	GEG484	GEG400
PS_DDR_CKP	N4	N4	-
PS_DDR_CKN	N5	N5	-

表7-2 不同封装DDR3数据引脚对照表（部分）

信号名称	MEG484	GEG484	GEG400
PS_DDR_DQ[31:0]	D1, C3, B2, D3, C2, D2, E3, E1, F2, F1, G2, G1, L1, L2, H2, J2, L3, K1, J1, K3, M1, T3, N3, T1, N2, P2, R3, T2, M2, R1, AA3, U1, AA1, U2, V2, W2, W1, Y3, W3, Y1	D1, C3, B2, D3, C2, D2, E3, E1, F2, F1, G2, G1, L1, L2, H2, J2, L3, K1, J1, K3, M1, T3, N3, T1, N2, P2, R3, T2, M2, R1, AA3, U1, AA1, U2, V2, W2, W1, Y3, W3, Y1	-
PS_DDR_DQS_P[3:0]	C2, D2, H2, J2	C2, D2, H2, J2	-
PS_DDR_DQS_N[3:0]	C2, D2, H2, J2	C2, D2, H2, J2	-
PS_DDR_DM[3:0]	B1, H3, P1, AA2	B1, H3, P1, AA2	-

表7-3 不同封装DDR3地址引脚对照表

信号名称	MEG484	GEG484	GEG400
PS_DDR_A[14:0]	M4, M5, K4, L4, K6, K5, J7, J6, J5, H5, J3, G5, H4, F4, R4, P3, R5, G4	G4, F4, H4, G5, J3, H5, J5, J6, J7, K5, K6, L4, K4, M5, M4, R4, P3, R5	-
PS_DDR_BA[2:0]	L7, L6	L6, L7	-
PS_DDR_WEN	R5	R5	-
PS_DDR_CASN	P3	P3	-
PS_DDR_RASN	R4	R4	-

表7-4 不同封装DDR3控制引脚对照表

信号名称	MEG484	GEG484	GEG400
PS_DDR_CKE	V3	V3	-
PS_DDR_CSN	P6	P6	-
PS_DDR_ODT	P5	P5	-
PS_DDR_RSTN	F3	F3	-

表7-5 不同封装DDR3校准引脚对照表

信号名称	MEG484	GEG484	GEG400
PS_DDR_VRP	N7	N7	-
PS_DDR_VREF[1:0]	P7, H7	H7, P7	-

DDR3/3L IO分组表:

DDR3/3L信号	信号描述	端接方式	信号说明
时钟信号
PS_DDR_CKP, PS_DDR_CKN	时钟信号	端接至VCCIO	时钟对必须分配在固定IO对引脚上
地址和命令信号
PS_DDR_A[14:0]	地址总线	端接至VTT	地址/控制信号必须分配在固定IO引脚上
PS_DDR_BA[2:0]	Bank地址选择	端接至VTT
PS_DDR_WEN	命令控制信号	端接至VTT
PS_DDR_RASN		端接至VTT
PS_DDR_CASN		端接至VTT
控制信号
PS_DDR_CKE	时钟使能	端接至VTT
PS_DDR_CSN	片选信号	端接至VTT
PS_DDR_ODT	ODT使能	端接至VTT
PS_DDR_RSTN	复位信号	4.7K下拉到GND	DDR3/3L的reset_n信号不需要端接和做等长约束。在FPSoC上电和配置过程中，为确保reset_n信号为低电平，需要通过4.7K的电阻下拉到地。低功耗应用场景下，当需要在FPSoC下电或者重加载时实现自刷新功能，需要确保在此过程中reset_n信号在电路上拉至高电平处理。
数据信号
PS_DDR_DQ[31:0]	数据信号	-	当使用X8或者X16的器件时，DQS信号和DM信号必须分配在固定的IO引脚上。如果SDRAM颗粒的DM信号不使用，需要通过SDRAM厂商推荐的阻值下拉到地处理。
PS_DDR_DQS_P[3:0], PS_DDR_DQS_N[3:0]	数据选通	-
PS_DDR_DM[3:0]	数据掩码	-
其他信号
PS_DDR_VRP2, PS_DDR_VRP3	240Ω到地	-	FPSoC带VRP属性的引脚用于ZQ(VRP)功能，VRP引脚通过240Ω 1%的电阻连接至GND。不使用时可悬空。
PS_DDR_VREF[1:0]	参考电压	-	DDR3/DDR3L支持外部VREF和内部VREF，FPSoC默认使用内部VREF。当内部VREF使能时，VREF对应管脚推荐通过1KΩ电阻连接到GND或悬空处理。

DDR3/3L LAYOUT设计指导:

拓扑结构：Fly-by拓扑
走线规则：
- 在处理信号走线长度时，需要将FPSoC芯片封装延时参数加入总长约束条件中
- 在FPSoC引脚扇出走线时，通常有两种情况：
  - 第一种是在两个焊盘之间扇出1根信号线，并将其阻抗控制在39Ω
  - 第二种情况是在两个焊盘之间扇出2根信号线，此时可将其阻抗控制在50Ω
- 为减小信号走线之间的耦合，需要尽可能的减小在两个焊盘之间的走线长度
信号走线之间的等长约束需要满足走线指导要求
DDR的每个BYTE GROUP数据组信号DQ，DQS，DM应该在同一层走线，以保持组内信号的阻抗连续性和一致性。对数据组信号线，要求过孔数量不能超过两个。在可能的情况下，将数据组与地址/控制/时钟分层走线
Fly-by拓扑下的地址，命令，控制信号组，可以分布在不同的走线层。除扇出部分外，其它部分的走线最好确保同一个信号的走线分布在同一层走线，不要将其在两层之间切换

DDR3/3L阻抗要求:

参考叠层下的走线阻抗:

走线类型	目标阻抗（Ω±10%）	走线宽度	走线间距
差分带状线	Diff90	4 mil	5 mil
	Diff86	4 mil	4 mil
	Diff76	6 mil	6 mil
单端带状线	50	4 mil	-
	39	6 mil	-
	36	7 mil	-

DDR3/3L等长和总长约束:

约束条件一：数据、地址和命令信号的最大走线总长不超过7 inches

约束条件二：走线等长约束

DDR3/3L SDRAM数据组等长约束:

信号组类型	等长约束	等长约束
DQ/DM和DQS之间的等长约束	±10 ps	±58 mil
DQS_P和DQS_N差分对间的等长约束	2 ps	12 mil
CK和DQS的等长约束	–149 to 1,796 ps	–879 mil to 10.6 inches

DDR3/3L SDRAM地址，命令，控制信号组与时钟信号之间等长约束:

信号类型	信号区间	等长约束	等长约束
地址/命令/控制信号和时钟信号之间的等长约束	FPSoC到每个SDRAM颗粒的信号走线	±8 ps	±47 mil
差分时钟对内等长约束	FPSoC到每个SDRAM颗粒的信号走线	2 ps	12 mil

DDR4硬件设计

DR1 DDR4硬件设计流程:

原理设计阶段：电源设计、IO分配、原理图绘制
LAYOUT设计阶段：布局、走线、阻抗控制、等长约束

DR1 DDR4电源要求:

DDR4推荐运行条件:

DDR4	VCCIO电源要求	VREF电源要求
DDR4	1.2V±5%	-

设计注意: DDR BANK的分布参考器件手册《DS1200_DR1_Datasheet》。DDR4使用FPSoC内部VREF，当内部VREF使能时，VREF对应管脚推荐通过1KΩ电阻连接到GND或悬空处理。

DDR4 IO分组表:

DDR4信号	信号描述	端接方式	信号说明
时钟信号
PS_DDR_CKP, PS_DDR_CKN	时钟信号	端接至VCCIO	时钟对必须分配在固定IO对引脚上
地址和命令信号
PS_DDR_A[13:0]	地址总线	端接至VTT	地址/控制信号必须分配在固定IO引脚上
PS_DDR_BA[1:0]	Bank地址选择	端接至VTT
PS_DDR_BG[1:0]	Bank group地址线	端接至VTT
PS_DDR_WEN/PS_DDR_A[14]	命令控制和地址复用	端接至VTT
PS_DDR_CASN/PS_DDR_A[15]		端接至VTT
PS_DDR_RASN/PS_DDR_A[16]		端接至VTT
PS_DDR_ACT	命令激活	端接至VTT
控制信号
PS_DDR_CKE	时钟使能	端接至VTT
PS_DDR_CSN	片选信号	端接至VTT
PS_DDR_ODT	ODT使能	端接至VTT
PS_DDR_RSTN	复位信号	4.7K下拉到GND	DDR4的reset_n信号不需要端接和做等长约束。在FPSoC上电和配置过程中，为确保reset_n信号为低电平，需要通过4.7K的电阻下拉到地。低功耗应用场景下，当需要在FPSoC下电或者重加载时实现自刷新功能，需要确保在此过程中reset_n信号在电路上拉至高电平处理。
数据信号
PS_DDR_DQ[31:0]	数据信号	-	当使用X8或者X16的器件时，DQS信号和DM/DBI信号必须分配在固定的IO引脚上。如果SDRAM颗粒的DM信号不使用，需要通过SDRAM厂商推荐的阻值下拉到地处理。
PS_DDR_DQS_P[3:0], PS_DDR_DQS_N[3:0]	数据选通	-
PS_DDR_DM[3:0], PS_DDR_DBI[3:0]	数据掩码/数据总线反转	-
其他信号
PS_DDR_VRP3	240Ω到地	-	FPSoC带VRP属性的引脚用于ZQ(VRP)功能，VRP引脚通过240Ω 1%的电阻连接至GND。不使用时可悬空。
PS_DDR_VREF[1:0]	参考电压	-	DDR4使用FPSoC内部VREF。

DDR4 LAYOUT设计指导:

DDR4的总线布局布线需要遵循一些通用的规则，数据线只支持点到点连接，其他分组的信号线使用Fly-by拓扑结构。

DDR4走线规则:

在处理信号走线长度时，需要将FPSoC芯片封装延时参数加入总长约束条件中
在FPSoC引脚扇出走线时，通常有两种情况：
- 第一种是在两个焊盘之间扇出1根信号线，并将其阻抗控制在39Ω
- 第二种情况是在两个焊盘之间扇出2根信号线，此时可将其阻抗控制在50Ω
DDR4的每个BYTE GROUP数据组信号DQ，DQS，DM/DBI应该在同一层走线，以保持组内信号的阻抗连续性和一致性。对数据组信号线，要求过孔数量不能超过两个
Fly-by拓扑下的地址，命令，控制信号组，可以分布在不同的走线层。除扇出部分外，其它部分的走线最好确保同一个信号的走线分布在同一层走线

DDR4等长和总长约束:

约束条件一：数据、地址和命令信号的最大走线总长不超过7 inches

约束条件二：走线等长约束

DDR4 SDRAM数据组等长约束:

信号组类型	等长约束	等长约束
DQ/DM和DQS之间的等长约束	±10 ps	±58 mil
DQS_P和DQS_N差分对间的等长约束	2 ps	12 mil
CK和DQS的等长约束	–149 to 1,796 ps	–879 mil to 10.6 inches

DDR4 SDRAM地址，命令，控制信号组与时钟信号之间等长约束:

信号类型	信号区间	等长约束	等长约束
地址/命令/控制信号和时钟信号之间的等长约束	FPSoC到每个SDRAM颗粒的信号走线	±8 ps	±47 mil
差分时钟对内等长约束	FPSoC到每个SDRAM颗粒的信号走线	2 ps	12 mil

八.MIPI DPHY_RX硬件设计规范

DR1系列器件对MIPI DPHY_RX的支持情况:

DR1系列器件MIPI DPHY_RX支持表 (表8-1):

封装	是否有MIPI DPHY_RX
	MIPI输入	MIPI输出
DR1M90GEG400	无MIPI_IO
DR1V90GEG400	无MIPI_IO
DR1M90GEG484	无MIPI_IO
DR1V90GEG484	无MIPI_IO
DR1M90MEG484	支持	不支持
DR1V90MEG484	支持	不支持

MIPI DPHY_RX硬件设计流程:

原理设计阶段：MIPI DPHY_RX BANK(DPHY0，DPHY1)电源特点、IO分配
LAYOUT设计阶段：走线过孔、阻抗、等长等优化方法

MIPI DPHY_RX电源要求 (表8-2):

MIPI	额定电压	供电要求
VCCDPHY	0.95V±5%	选择性供电

设计注意: VCCDPHY同时为DPHY0，DPHY1供电。

MIPI DPHY_RX约束规则:

DR1系列FPSoC部分器件内置了两路MIPI DPHY_RX DPHY0和DPHY1，两个MIPI DPHY_RX可作为独立的接收使用。MIPI DPHY_RX支持x1-x8模式，无论使用哪种模式，时钟线和数据线序列不可交换，且差分对极性不可交换。

MIPI DPHY_RX信号完整性:

MIPI DPHY_RX差分对阻抗必须为100Ω
MIPI DPHY_RX差分对各信号线组内等长须控制在±5mil内，组间等长须控制在±40mil内
MIPI DPHY_RX差分对之间的间距应适当（3W规则或大于6倍PCB介质层厚度），以减少差分对之间的串扰
MIPI DPHY_RX同组信号必须采用相同结构传输线，均为带状线，或均为微带线
确保信号到地之间的回路最短，添加地过孔时，保证信号回路最短
走线不得经过不连续覆铜平面和焊盘
信号返回路径必须为连续的GND
高速差分接口信号旁边增加GND。换层后，可在差分对周围添加GND过孔
对于较长的信号，应仔细选择铜皮的平整度，PCB基板的均匀性，走线的几何形状（推荐弧形走线），保证信号的插入损耗最小
差分信号链路的耦合电容端接电阻摆放位置要求不允许走线存在stub，焊盘应当串入走线，避免走线分叉

九.封装热参数

封装热阻参数

DR1系列FPSoC封装热阻 (表9-1):

器件	Jc （°C/W）	Jb （°C/W）	Ja（°C/W）
			0	250LFM	500LFM	750LFM
DR1M90GEG484 DR1V90GEG484 DR1M90MEG484 DR1V90MEG484	4.11	7.33	15.74	12.41	11.43	10.85
DR1M90GEG400 DR1V90GEG400	4.65	6.81	15.9	12.45	11.47	10.86

参数说明:

Jc: 结点到外壳的热阻
Jb: 结点到PCB的热阻
Ja: 结点到环境的热阻（在不同风速下）

热设计要点

热阻参考: 根据封装类型和实际应用环境的热阻参数进行热设计
散热设计:
- 高功耗应用需要考虑散热片、风扇等散热措施
- PCB设计时考虑增加铜皮面积，改善散热
温度监控: DR1系列FPSoC内置温度传感器，可用于温度监控和动态功耗管理
功耗预算: 根据实际应用估算器件功耗，确保在安全温度范围内工作

十.PCB设计指导

去耦电容布局

退耦电容放置原则:

小容量电容: 0.1uF等小容量退耦电容放置于PCB板BGA对应管脚正下方
大容量电容: 大容量电容可放置在PCB正面距芯片有一定焊接安全距离的地方
过孔位置: 电源过孔、GND过孔，最好在电容焊盘侧面，保证电容等效回路最小
最佳放置方式:
- 位于BGA下方的退耦电容封装焊盘可采用切角的焊盘
- 这样放置电容以后，相对其他过孔还留有充裕的安全间距
电容回路: 这样有利于减少板级的分布电感，可优化电源等效阻抗

BGA下方电容放置示例:

BGA焊盘
  │
  ├── 电源过孔
  │
  └── GND过孔
      ↑
  [0.1uF电容] ← 切角焊盘

电源平面设计

电源平面设计要点:

分层设计: 使用多层PCB，为电源和地提供完整的平面
平面分割: 不同电源域之间需要合理分割，避免平面割裂
参考平面: 信号线应有完整的参考平面
过孔连接: 电源过孔和地过孔应合理分布
去耦网络: 在芯片附近建立良好的去耦电容网络

走线处理方式

走线原则:

阻抗控制: 根据信号类型和速度，控制走线阻抗
差分走线: 差分信号要等长、等距，阻抗匹配
等长控制: 高速信号组内等长控制
过孔数量: 尽量减少过孔数量，特别是高速信号
走线层选择: 信号尽量走在同一层，避免跨分割平面
回流路径: 保证信号有完整的回流路径

过孔设计

过孔设计要点:

过孔类型: 根据信号类型选择合适的过孔类型
过孔背钻: 高速信号考虑背钻过孔，减少stub
地过孔: 在信号过孔附近增加地过孔，提供回流路径
过孔间距: 高速差分信号的过孔间距需要控制
电源过孔: 电源过孔应满足电流要求

十一.设计检查清单

电源设计检查

VCCINT设计检查:

电压范围符合数据手册要求
输出电流满足最大功耗要求
退耦电容数量和容值符合要求
退耦电容位置正确，靠近管脚

VCCAUX设计检查:

电压范围符合数据手册要求
退耦电容数量和容值符合要求
VCCPLL_PS滤波网络设计正确（如共用VCCAUX）

VCCIO设计检查:

每个BANK的VCCIO电压与IO标准匹配
每个BANK的退耦电容配置正确
PS IO BANK电压模式配置正确（通过PS_IO[7]/PS_IO[8]）

VCCADC设计检查:

供电方式正确（独立或共用VCCAUX）
滤波网络设计正确（如共用VCCAUX）
模拟地设计正确
VREFP/N参考电压设计正确

GND设计检查:

所有GND引脚良好接地
GNDADC接地正确
接地网络低阻抗

IO设计检查

JTAG设计检查:

TCK下拉电阻4.7K到GND
TDI、TDO、TMS上拉电阻4.7K到VCCIO_0
VCCIO_0电压与下载器匹配

配置信号设计检查:

PROGRAMN上拉电阻4.7K到VCCIO_0
DONE上拉电阻4.7K到VCCIO_0
INITN上拉电阻4.7K到VCCIO_0
HSWAPEN配置正确（建议下拉到GND）

Flash配置设计检查:

SPI/QSPI接口上拉电阻配置正确
Flash电源电压匹配
信号完整性满足要求

IO标准设计检查:

VCCIO电压与IO标准匹配
驱动能力设置合理
压摆率设置合理
SSO限制满足要求

差分IO设计检查:

LVDS/LVPECL电阻网络设计正确
差分阻抗100Ω
差分等长
共模电压符合要求

PS IO设计检查:

PS IO BANK电压模式配置正确
PS时钟和复位设计正确
PS接口信号（CAN、ETH、IIC、SDIO、USB、QSPI）设计符合规范

DDR设计检查

DDR3设计检查:

VCCIO电压1.5V（DDR3）或1.35V（DDR3L）
VREF设计正确（内部或外部）
IO分配符合固定分组要求
VRP电阻240Ω到GND
reset_n信号4.7K下拉到GND
Fly-by拓扑正确
阻抗控制正确
等长约束满足要求
地址/命令/控制信号端接到VTT

DDR4设计检查:

PCB设计检查

去耦电容检查:

小容量电容靠近管脚
大容量电容合理分布
过孔位置正确

电源平面检查:

电源平面完整
地平面完整
参考平面连续

走线检查:

热设计检查:

散热设计满足功耗要求
温度监控措施

十二.快速导航

常用参数快速查找:

电源参数: 见第五章”电源设计”
IO电气特性: 见《DS1200_DR1_Datasheet》
IO标准和端接: 见UG1210”DR1系列FPSoC IO用户手册”
SSO限制: 见TR1201”DR1系列FPSoC SSO限制规则说明”
DDR设计: 见第七章”DDR3/DDR4硬件设计规范”
封装信息: 见UG1213”DR1系列FPSoC封装用户手册”
引脚定义: 见PINLIST.xls

设计流程参考:

原理图设计: 参考第五章、第六章、第七章
PCB设计: 参考第十章”PCB设计指导”
设计验证: 参考第十一章”设计检查清单”

技术支持:

如需更多技术支持，请参考安路科技官方网站或联系技术支持人员。

文档版本历史:

版本	日期	修订说明
1.0	2026.01.21	初始版本
2.0	2026.01.22	移除EF3相关内容，添加不同封装引脚对照表

免责声明:

本文档并未授予任何知识产权的许可，并未以明示或暗示，或以禁止发言或其他方式授予任何知识产权许可；本文档仅为向用户提供使用器件的参考，协助用户正确地使用安路科技产品之用。

安路科技将不定期地对本文档进行更新、修订。用户如需获取最新版本的文档，可通过安路科技的官方网站（网址为：https://www.anlogic.com）自行查询下载。